[参考译文] DAC39J84EVM：更改/添加参考时钟以与 ADC12DJ3200配合使用

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Other Parts Discussed in Thread: ADC12DJ3200EVM, DAC39J84EVM, LMK04828

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1177314/dac39j84evm-change-add-reference-clock-to-work-in-combination-with-adc12dj3200

器件型号：DAC39J84EVM
主题中讨论的其他器件：ADC12DJ3200EVM、 LMK04828

你好 Chase W、

这是 Francesco Raffaelli 提出的前一个问题的延续、即将 DAC39J84EVM 的参考时钟更改为100MHz (当前为122.88MHz)、以匹配 CVHD-950-100.000振荡器(100MHz 参考)提供的 ADC EVM 的时钟参考。这是通过物理方式修改 DAC39J84EVM 并放置 CVHD-950-100.000而不是当前 CVHD-950-122.880的 Y1来实现的。完成这些修改后、我们通过 DAC 发送100MHz 正弦脉冲(随附屏幕截图)并将 DAC 输出直接发送到 ADC12DJ3200EVM 来测试 DAC。 ADC 的预期输出为100MHz 正弦脉冲、但我们记录了25MHz 正弦脉冲(FFT 频谱随此消息附)。这可能是由于 DAC 的基准时钟(更改为100MHz)发生了变化、但 GUI 仍可在之前的基准时钟(122.88MHz)上工作。是否有办法纠正这种情况、这是硬件更改还是 GUI 设置更改？

感谢您的帮助、并期待您的回应。

Sending 100 MHz sinusoid with DAC FFT of received spectrum from ADC( 25MHz sinusoid pulse)

over 2 years ago

0 admin over 2 years ago

TI__Guru**** 2141810 points

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您好：Vaibhav、

DAC 侧的软件仍应正常。唯一的更改将与 LMK04828设置相关、因此需要计算新的 M 和 N 分频器。您能否告诉我们您希望运行 DAC 的模式(LMFS、内插、采样率等)、如果需要、我可以帮助您进行分频器计算。

谢谢、Chase

0 admin over 2 years ago

TI__Guru**** 2141810 points

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你好 Chase、

感谢您的快速响应和计算帮助。关于 DAC 的工作模式、我们计划发送调幅(每个脉冲的振幅因高斯分布而异) 来自 DAC 两个通道的100MHz 方波脉冲、并尝试通过将 DAC 的输出通道直接连接到 ADC 的输入通道来在 ADC 中恢复它们。我们在 DAC GUI 上使用板载时钟选项、我们的主要目标是恢复以尽可能高的 DAC 输出速率发送的符号、以便在 ADC 上恢复的符号具有极小的失真。我们将相应地调整串行器/解串器通道的数量和内插、以便在 ADC 的失真应最小的条件下获得可能的最高 DAC 输出速率。当前设置显示在下面随附的屏幕截图中。在这些设置下、DAC 将处于什么模式？我们是否需要更多信息来确定 DAC 的模式？

再次感谢您在这方面的帮助。

DAC settings

0 admin over 2 years ago

TI__Guru**** 2141810 points

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您好：Vaibhav、

上面的屏幕截图就足够了。我主要对 LMFS、内插因子和采样率很好奇。在计算新的时钟细节之前、让我首先澄清一点、我注意到 DAC 被编程为插值4、这意味着来自 FPGA 的传入数据速率应为 DAC 采样率/4。在上图中、DAC 以1474.56MSPS 采样、但 FPGA 已生成100MHz 音调、前提是 DAC 输入速率为1454.76MSPS、但它不是、因此样本将以1/4的速度显示。这就是输出显示为25MHz 而非100MHz 的原因。如果您只需更改 HSDC Pro 中的数据速率(SPS)字段以匹配实际数据输入数据速率(368.64MSPS)并再次按创建音调、DAC 输出现在将为100MHz。

接下来、介绍时钟变化。当我们将基准振荡器更改为 LMK04828时、这会直接影响 PLL2输入基准、因此需要调整这些设置。在"PLL2 Configuration"页面上、如果您修改突出显示的设置以匹配下图、则 VCO1应锁定在3GHz (PFD 输入频率= 100MHz)。将时钟输出分频器保持原样将导致 DAC 以1.5GSPS 而不是1.45476GSPS 的速率进行采样。 DAC 输入数据速率(和 FPGA 输出数据速率)现在将为375MHz。 FPGA 参考时钟现在将为187.5MHz。我可以为您创建一个配置文件、用于为此模式设置 EVM。如果需要、请告诉我。