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器件型号：ADC12D1620QML-SP 您好！
对于 ADC12d1620QML-SP 上的采样时钟相位调整功能、我有两个问题。 在数据表中、它提到了以下内容...
'采样时钟(CLK)相位在 ECM 中可能会在 ADC 内部延迟高达825ps。 当使用多个 ADC 时、此功能可帮助系统设计人员消除板级时钟分配布线中的微小不平衡、或简化复杂的系统功能、例如相位阵列天线的波束控制"
问题1：
相位调整是 指单独的数据时钟输出(即 DId0+/-)、通过相位调整来校正较小的不平衡、还是指相位调整校正了总线每个网络上的延迟、并且您无法隔离诸如 DId0+/-之类的单独数据时钟输出？ 小的不平衡是否指电路板设计人员的相位不正确匹配网络、这种情况下、能够进行相位调整有助于实现？
问题2：
从实现的角度来看、我是否能够仅使用 I 和 Q 通道数据总线的数据时钟输出而不使用延迟时钟输出？ 我从事的电路板设计空间有限、因此尺寸更小、而且只需路由非延迟数据时钟输出、从实施的角度来看、这将使事情变得更简单。
谢谢、
Mickel
