您好！
在数据表中、图 71、在10x 模式下、当 DDR LCLK 为低电平时、有时会出现 ADCLK 的上升沿 、而当 DDR LCLK 为高电平时、有时会出现上升沿。 这是有道理的。
令人困惑的部分位于图 73.当 LCLK 为低电平(PHASE_DDR[1：0]= 10)或高电平(PHASE_DDR[1：0]= 00)时、可以控制上升沿的位置。
如果我设置 PHASE_DDR[1：0]= 00、ADCLK 和 LCLK 的时序图将是什么样的？
谢谢！
您好、Mohammad、
在10x 模式下、正确的是、在每个交替的 ADCLK 上升沿都会切换 LCLK 状态。
在图 73.对于10x 模式、我们的意思是在将同步脉冲提供给 ADC (将内部时钟分频器复位)与第一个有效的 ADCLKP 和 LCLKP 相位之间存在确定性时间延迟(T_D)。 之后、它将切换每个备用 ADCLK 上升沿、如图所示。 71.
在这种情况下、我们尚未对 T_D 进行表征、您必须在系统中进行表征。
公平地说 、PHASE_DDR[1：0]可编程性已保持不变、可解决任何与 LVDS 时序相关的问题。 从该角度来看、在10x 模式下、由于切换、LCLKP 上只能有两个相位(一个设置对应 PHASE_DDR[1：0]= 0或2、另一个设置 对应 PHASE_DDR[1：0]= 1或3)
谢谢、
Karthik
