[参考译文] ADS1278-SP：快速时钟问题

Chris、您好！

欢迎来到 TI E2E 社区。

是的、我同意数据表中的这一疏忽。  正如您所指出的、当 DVDD=1.8V、IOVDD=3.3V 时、商用版的传播延迟降至25ns。  (具体范围为 DOUT1、TDM 模式、IOVDD = 3.15V 至3.45V、DVDD = 1.7V 至1.9V。)

我假设您需要支持大于105ksps 的输出数据速率？  如果不是这样、您可以选择将时钟频率降低到27MHz (t-CLK=37ns)、然后保证板+ FPGA 时序预算为6ns。

我需要一些时间来调查此问题。  我将在5个工作日内提供更新。

此致、
Keith Nicholas
精密 ADC 应用

感谢 Keith 的快速回复和帮助。 是的、我们需要~120ksps、因此超过105ksps、从31.25MHz 时钟频率(~122ksps)会出现问题。

Chris、您好！

还有一个选项；使用帧同步离散模式。  遗憾的是、这将需要 ADS1278和 FPGA 之间有8条 DOUT 线路、但这将允许降低 SCLK 频率以满足传播延迟。

此致、
系统工程师

谢谢 Keith。 ADC 和 FPGA 位于不同的板上、通过背板连接。 我会选中但不要认为所有8个 DOUT 都已连接。

Chris、您好！

还有一种可能性。  如果您使用5个或更少的通道、那么您可以将 SCLK 频率降至1/2* CLK 或15.625MHz、并使用菊花链。  在这种情况下、您将使用帧同步、TDM、动态格式(011b)并关闭8个通道中的3个。  但是、我想您需要使用所有8个通道、但为了以防万一、我想指出这一点。

周末愉快！

系统工程师

尊敬的 Keith：

巧妙的建议、但您的猜测是正确的。 我们使用全部8个通道。 希望有少于125°C 的时序数据和/或一个估算较低温度下传播延迟的合理方法。

再次感谢您对此问题的及时、详细的关注。

也可以享受周末时光。

Chris

Chris、您好！

还可以。 我将了解我们是否可以进一步探索有关此时序规格的任何其他信息。

此致、
系统工程师

感谢您核对这个 Keith、 我会和我们的团队讨论。

Chris

好的。 如果您有任何其他问题、请告诉我。

系统工程师

谢谢 Keith。 我们正在检查是否进入并行模式、但这需要 PWB 修订版本、因此不是 首选。 我们还会检查背板连接器上是否有足够的引脚可用。 我知道您说过您不能找到 更多数据、但可能运行的测试条件允许在不太极端的条件下调整时序。 我们预计 ADS1278-SP 将始终低于85°C、而 TID 将约为20、而不是75 krad。

Chris、您好！

据我所知、我们在受限温度范围和较低的辐射暴露水平上没有任何额外的时序数据。  看起来 所有时序数据都是针对整个温度范围和最大辐射水平进行筛选的。

此致、
系统工程师

好的。 再次感谢您对此提供的专家帮助。