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器件型号：ADC32RF42 您好！
我有2个问题、第一个是与 jesd204接口相关的一般问题、如果您能回答、我将不胜感激。 由于 sysref 频率远小于 FPGA 或 ADC32RF42的器件时钟频率、为什么我们需要在器件时钟采样 sysref 期间担心设置和保持冲突？ 由于 sysref 和设备 clk 的频率差异很大、许多设备 clk 上升沿的 sysref 信号是否会保持高电平？
第二个问题与旁路模式下的 ADC32RF42有关。 在数据表第46页中、根据表14、当 ADC32RF42在12位旁路模式下使用时、数据仅通过通道0和1发送。 是这样吗？ 如果是这样、ADC 将需要1.5G/s x (64/5) x (10/8)=24Gb/s 接口速度 、并且由于2个通道正在使用的通道速率为24Gb/s / 2= 12Gb/s、这意味着我将无法使用 kintex 7 FPGA。 请更正我的错误。
