[参考译文] DAC5688：PLL 时钟模式

Juan、

在 PLL 模式下使用 DAC 时需要 CLK2。 这是参考时钟。 经过 N 分频器后、PFD 频率为 CLK2。 在本例中为125MHz、这低于160MHz 的最大 PFD 频率要求。 您的问题可能与用于 LPF 的器件有关。 访问 TI 网站上的 DAC5688产品文件夹并下载 DAC5688 LPF 计算器、以帮助您选择滤波器器器件。 此外、建议根据数据表设置您的 PLL_GAIN ="10"和 PLL_RANGE ="0011"、同时 VCO 以500MHz 运行。  

此致、

吉姆

您好、Jim、感谢您的回答。

看一下 LPF 计算器、实际上我们有 EVM 设计。

这是我们的 DAC 输出、并用示波器进行测量  (CHA =黄色、CHB =紫色)  

有时、当我们在 CHB 上更改频率时、通道 A 看起来很 嘈杂以查看下一个图像。

为了解决此 问题、我们将通过 SYNC 引脚(配置23 -> 0x08)同步 FIFO、这可以解决该问题、因此我们  每次更改两个通道的频率时都要同步 FIFO、但我们不认为这是最佳解决方案。

谢谢。此致。

Juan Camilo Peña í a A.

嘿 Juan、  

您目前是刚刚使用 NCO 来生成这些音调、还是通过 FPGA 向 DAC 发送数字化正弦波？ 好奇当您更改频率时会做什么。  

此致、  

马特

您好、Matt、

我们正在使用 FPGA 产生数字化波、 我们正在 监控这些 FPGA 输出 、 寻找 ILA、并显示无噪声的信号。

此致、

Juan Camilo Peña í a A.

嘿 Juan、  

因此、简单地说、当更新频率时、只有 DAC 的输入数据会发生变化。 DAC 本身未修改任何寄存器、因此在将输入数据流更改为在 DAC 输出端生成不同的频率时、您可以看到这种行为。

此致、  

马特

是的、Matt、DAC 不会改变任何寄存器。

这是寄存器映射配置：

0x01 0x0D //CONFIG1 
0x02 0x48 // CONFIG2 
0x03 0x00 // CONFIG3 
0x04 0x00 // CONFIG4 
0x05 0x90 // CONFIG5 
0x06 0x00 // CONFIG6 
0x07 0x00 // CONFIG7 
0x08 0x00 // CONFIG8 
0x09 0x00 // CONFIG9 
0x0A 0x00 // CONFIG10 
0x0B 0x20 // CONFIG11 
0x0C 0xA6 // CONFIG12 
0x0D 0xA6 // CONFIG13 
0x0E 0x00 // CONFIG14 
0x0F 0x2D // CONFIG15 
0x10 0x00 // CONFIG16 
0x11 0x00 // CONFIG17 
0x12 0x00 // CONFIG18 
0x13 0x00 // CONFIG19 
0x14 0x00 // CONFIG20 
0x15 0x00 // CONFIG21 
0x16 0x00 // CONFIG22 
0x17 0x08 // CONFIG23 
0x18 0x80 // CONFIG24 
0x19 0x00 // CONFIG25 
0x1A 0x0D // CONFIG26 
0x1b 0xFF //CONFIG27 
0x1C 0x00 // CONFIG28 
0x1D 0x19 // CONFIG29 
0x1E 0x13 // CONFIG30 

您好、Juan：

这是一个奇怪的问题。 当您更改通道 B 传入数据时、通道 A 波形看起来会失真、直到发出 FIFO 同步、我是否明白这是正确的？

如何更改 DAC 的输入信号？ 我知道这是通过 ILA 获得的、但您是否在信号发生变化之前丢弃了任何样本？ 如果某些样本被丢弃、这会导致 FIFO 需要重新同步。 在这种情况下、您能否尝试使用初始输出信号、然后以不丢弃样本的方式嵌入新信号、并查看问题是否仍然存在？

初始输出频率是多少？出现此问题时、您会更改什么新输出频率？

谢谢，Chase

尊敬的 Chase：

1.是的、我们更新 CHB 频率后、CHA 大部分时间都能正常工作。 CHB 频率的变化最终会导致 CHA 波形失真、目前仅 FIFO 同步可以解决这个问题。

这是一个奇怪的问题。 当您更改通道 B 输入数据时、通道 A 波形会失真、直到发出 FIFO 同步、我是否理解这是正确的？

2. 输入信号在 FPGA 上生成、ILA 仅用于 验证在 FPGA 上生成的信号是否正确。 在我们的案例中、如果 CHA 上出现失真或失真不存在、那么 ILA 上的信号看起来是正确的。 频率变化是在我们希望在输出端具有的频率处产生的。

如何更改 DAC 的输入信号？ 我知道这是通过 ILA 获得的、但您是否在信号发生变化之前丢弃了任何样本？

3、这是什么意思?  

如果是这种情况，您可以尝试使用初始输出信号，然后以一种不丢弃样本的方式嵌入新信号，以查看问题是否仍然存在？

4.我怎么说在第一个答案,问题是随机发生的。 这就是我认为它可能是时钟模式配置的原因。

出现此问题时，初始输出频率是多少？

嘿 Juan、  

如何为 DAC 生产样片？ 是实时生成的、还是要在循环缓冲器中加载波形？

如果它们是实时制作的、FPGA 上有多少存储器？

此致、  

马特

Matthew、您好！

信号将在 FPGA (Kintex7)上实时生成、 采样时钟为250MHz、该时钟同样发送到 CLK1 (DAC5688)。 我们不使用存储器来保存数据、根据采样代码发送每个样本(16位)。

此致、

胡安 C

嘿 Juan、  

我会检查一下、当您更新 FPGA 上的频率时、计时是否有任何类型的变化。 无论 样本流中嵌入的数据是什么、器件都应该只能看到传入的样本。  

遗憾的是、我无法使用我的设置对此进行测试、因为我所拥有的 FPGA 设置无法实时更改样本。 虽然您拥有的解决方案并不理想、但似乎可以解决该问题、因此我将继续这样做。

此致、  

马特