团队成员
我尝试将 ADC12DJ3200与 FPGA 互操作、但链路(SYNC 状态)始终保持低电平。 我通过 ADC12DJ3200 EVM 上的时钟振荡器向 FPGA 和 ADC 提供时钟。 我正在使用 ADC12DJ3200 GUI 配置 ADC 和时钟的振荡器寄存器。 由于我的目标数据速率为10Gbps、我将在 GUI 中设置 FS=2500 MSPS 并使用 JMODE2。 此外、我还需要向 FPGA 提供125MHz 参考时钟、以便我将 DCLK 分频器值设置为20、如下所示、即2500/20=125MHz、但我的链路从未接通。 我相信这是时钟问题。
我在这里做错了什么？ 我在这里设置错误的任何参数？ 期待对此作出快速响应。
- TRS
尊敬的 Rohit：
有几件事我想与您确认。
1. 为 FPGA 时钟启用接地断电功能。 请取消选中 GROUND POWERDOWN。
2.能否参考 ADC 原理图进行检查，确保正确的 FPGA 时钟 GBT 时钟和 FPGA 内核时钟被路由到 FPGA 的正确引脚，并启用了具有正确频率的相关时钟？
此致、
内拉伊
您好，Rohit。
当在 JMODE2 FS = 2500串行器/解串器速率= 10Gbps 时运行 ADC。
FPGA 需要时钟为250MHz = SERDES 速率/40 => 10 Gbps/40。
由于该时钟由2500MHz 信号产生、因此 LMK 上的分频器应设置为10。 您能检查一下情况是否就是这样？
您正在使用的 JESD IP 是否需要上述时钟？
此致、
内拉伊
你好 Neeraj Gill
我不认为这种 ISA 信号完整性问题、因为我尝试同时更换我的 FPGA 板和 ADC 卡、但问题仍然存在。 SYNC 永远不会出现。
我已将 FS=2500设置、并且 LMK 值已设置为10。 请参阅下面的屏幕截图：
在 FPGA 侧、我已将收发器的参考时钟设置为250 MHz、而数据速率为10Gbps。 连接到 XCVR 的 JESD IP 使用125MHz 时钟= 10Gbps/64=125MHz。 64位、因为收发器的结构宽度(JESD)为64位。 我不知道我在这里做错了什么。 在5Gbps 下的相同设计可以确保一致性。
请提供建议。
- TRS
