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[参考译文] ADS9817:交流耦合差分采样时钟的规格

Guru**** 1123190 points
Other Parts Discussed in Thread: ADS9817
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1281980/ads9817-specification-of-ac-coupled-differential-sampling-clock

器件型号:ADS9817

大家好!

最小振幅宽度规格是多少、比如差分输入期间 SMPL_CLKP 和 SMPL_CLKM 引脚的最小 VID?

数据表还规定了以下内容:

"时钟振幅影响 ADC 孔径抖动、从而影响 SNR。 为了最大限度地提高 SNR 性能、请提供具有快速压摆率的大时钟信号。"

这是否意味着 LVDS 等信号输入不合适?

提前感谢。
此致、
Toshi

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Toshi-San,

    感谢您的发帖。

    CMOS 和 LVDS 采样时钟都非常适合 ADS9817、并且可以实现数据表规格。 我认为此处更重要的规格是采样时钟的快速压摆率和低抖动、这将确保为更高的输入频率信号维持 SNR。  

    此致、

    瑞安