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[参考译文] ADS7056:ADS7056

Guru**** 1079370 points
Other Parts Discussed in Thread: ADS7056, ADS7067
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1295054/ads7056-ads7056

器件型号:ADS7056
主题中讨论的其他器件: ADS7067

尊敬的所有人:

ADS7056的工作方式符合预期、因此、我们不胜感激。

在我的项目中、有一个可与 ADS7056通信的 FPGA。 ADS7056的模拟输入 AINP 可以来自两个电压(V1、V2)、我可以通过 PCB 上的开关选择这两个电压。 在 FPGA 设计中、我将 CS 保持为高电平、直到软件发出 GO 信号。 发生这种情况时、状态机重现"串行接口时序图"(数据表的图40)。

在我的测试中、我通过软件执行了以下操作

1)将开关从 V1改为 V2;

2) 2)发出 N GO 信号

我观察到的是、第一个输出突发 (D13...D0)对应于预期的 V1、而其余的 N-1个突发与预期的 V2正确对应。

问题是:这是预期行为吗? 换言之、第一次数据猝发对应于上电时发生的采集阶段、此时开关处于 V1上电状态并且此后没有更新?

谢谢

马可

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    尊敬的 Marco:

    ADS7056在采集模式下上电、因此首次应用/CS 实际上会转换施加到 ADC 的任何初始开关位置电压电平。  如果您在初始应用/CS 后切换开关、就会得到我所期望的结果。

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    您好、Tom、

    感谢您的及时响应。 从第8.4.1节开始、我将"在上电时、每次转换结束时以及完成偏移校准后、器件进入 ACQ 状态"。 根据您的回答和数据表、我知道由于没有外部活动并且/CS 保持高电平、ADS7056 在上电时执行一次采集、然后进入空闲状态。 来自该采集的数据 保存在 buffer(?)中 直到主机(FPGA)降低/CS。 当/CS 变为低电平时、会输出初始采集的数据。 是这样吗?

    我还有一个问题。 在8.4.2中说明了 ACQ 状态在接收到第18个 SCLK 下降沿而不考虑/CS 时开始。 然后、如何执行"正常运行期间的失调电压校准"(8.4.2)? 似乎我缺少某些内容或图42中的图表不适用 。

    谢谢

    马可

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    尊敬的 Marco:

    不完全正确-当 ADS7056处于采集模式时、仅意味着模拟输入应用于内部采样保持电容器。  当应用/CS 时、一旦应用 SCLK、采样和保持会从输入断开、并且任何捕获到的电压都会转换。   SDO 在首次应用/CS 时输出零、同时 SCLK 转换第一次采集。  下一个周期显示了在进行第二个转换时的第一个转换结果。

    对于失调电压校准、您是否注意到8.4.3.2中的"64 SCLKs"注释?  执行偏移校准功能的额外时钟周期。

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    您好、Tom、

    我怕我不跟从。

    A)我明白、如果我们处于 ACQ 状态、则模拟输入应用于采样保持电容器(图36或44)。 那么、我的问题(与第一个相关)如下: 第一次采集(从上电)结束后、ADS7056的状态是什么、并且在这之后没有接收到/CS 的下降沿? 根据图39、ADS7056保持在 ACQ 状态。

    B)因此、 开关仍处于闭合状态、而模拟输入仍连接到采样保持电容器。 然后、如果我改变模拟输入、ADS7056现在应该对新输入进行采样。 是这样吗?

    c)如果是这样、在下一个/CS 下降沿以及第一个下降沿之后的每个 SCLK 上升沿、我应该看到 SDO 数据与新输入(而不是旧输入)一致。 这不是我看到的。 我缺少什么? 可能是我对 a)或 b)错误的理解

    对于偏移校准、我的确需要64个 SCLK。 让我重新表述问题:第18个 SCLK 下降沿和第64个 SCLK 下降沿之间的 ADS7067状态是什么? 从8.4.2开始、似乎是 ACQ 状态

    很抱歉、我需要更长时间才能理解

    谢谢

    马可

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    尊敬的 Marco:

    上电后、器件处于采集模式。如果/CS 保持高电平并且您切换输入、 您仍处于采集模式、将要对新的"通道"进行采样 。可能是因为采集阶段没有 MAX 时间、这是您的混淆点?  在应用/CS 之前、此部件将保持在 ACQ 模式。  如果您上电、请不要应用/CS 或 SCLK、而是更改模拟输入、您将对新的模拟输入进行采样。

    让我们调用来自上电采样 A 的采集。 当首次应用/CS 和 SCLK 时、SDO 会在采样 A 转换时提供0x000、并会在下一个转换周期(A+1)期间提供给 SDO。  SDO 始终来自前一周期中发生的转换。

    对于 CAL 功能、保持/CS 为低电平并应用附加时钟会将器件置于内部采集模式、这基本上会将 ADC 输入短接至地、进行转换、并将该转换结果传输到内部寄存器。  该内部偏移随后应用于所有后续转换结果。

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    您好、Tom。

    最大时间根本不是令人困惑的点。 从设计之初、我预计 ADS7056会继续对连接到的任何模拟输入进行采样、直到首次应用/CS (我认为这是指/CS 的下降沿)。 但我看不出(见上文项目 b 和 c))。

    我理解您的示例、但我认为这不适用于我。 所以,让我再问一个相同的问题,但以一种更疯狂的方式。

    1) 1)在上电时、ADC 连接到~0V 模拟输入、/CS 保持高电平。 几分钟后、我发送第一个/CS 下降沿和第十八个上升/下降 SCLK 边沿:我预计在 SDO 上会看到什么?

    2)/CS 现在保持高电平。 我将模拟输入更改为~3V。 我发送第二个 /CS 下降沿和第18个上升/下降 SCLK 沿:我预计在 SDO 上会看到什么? 输出是否与0V 或3V 一致?

    我很感激对1)和2)的逐项回答。 这样、我们就可以解决问题、并且我可能会在其他地方(固件或软件)调试该问题

    好的、我理解了 CAL、这就是我在 VHDL 中实施的东西。 但是, 我仍然相信,案文令人困惑。

    谢谢

    此致!

    马可

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    尊敬的 Marco:

    1. 请参阅第8.4.2节的第二段。  第一个串行传输帧是/CS 和18个 SCLK 的应用。  您应该从 SDO 引脚得到零。  这是一种内部强制条件、而不是实际的转换结果。
    2.  在首次应用/CS 之前出现的初始0V 电源在"第一个串行帧"中被转换、转换结果将在转换~3V 样本的同时提供给 SDO。  来自3V 电源的转换结果将被显示在下一个串行传输帧中。

    如果这个过程还不清楚、请告诉我。  图40显示了下降/CS 时的"采样 A"和下一个下降/CS 时的"采样 A+1"。  请注意、SDO 显示"样本 A-1"的输出数据。

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    谢谢 Tom、现在一切都很有意义。 我仍然需要测试我是否在1)中观察到全0,但2)我们现在在同一页

    感谢您的耐心等待  

    最佳

    马可