This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS4249:射频 IN 端口处的参考时钟噪声

Guru**** 1712740 points
Other Parts Discussed in Thread: ADS4249
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1297108/ads4249-reference-clock-noise-at-the-rf-in-port

器件型号:ADS4249

您好!

我的客户正在测试他们使用 ADS4249设计的电路板。

他们说在 ADS4249的 RF IN 端口上可以观察到245.76MHz 的基准时钟。

在哪些情况下会出现这种症状?

是否可以通过某种方法降低射频输入端口的参考时钟噪声级别?

谢谢你。

JH

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、JH:

    如果 CLK 和 RF IN 在 PCB 的同一层上布线、则 CLK 会耦合到 RF IN 线路。  建议将 CLK 布线到与射频输入不同的层上、然后通过它向上靠近器件、从而尽可能减少电路板上可能发生的任何串扰。

    此致、

    Geoff

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、JH:

    请告诉我们、这是客户自己的设计还是 TI EVM?

    如果客户可以向我们提供一些可查看的测量值、这样将输出...FFT 输出频谱或类似的频谱可能是最佳选择。

    谢谢。

    Rob

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    大家好、Geoff 和 Rob、

    感谢您的答复。

    此症状出现在客户设计的 ADS4249电路板上。

    他们说 CLK 在 BOT 侧布线、射频线路在顶部布线。

    经确认、当使用电阻器降低 CLK IC 输出电平时、RF IN 端口上的 CLK 电平会降低。

    我将与客户确认他们是否能够提供 FFT 输出频谱。

    此致、

    JH

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、JH:

    是的、请分享客户有关时钟如何耦合到模拟输入的测量结果。

    这将帮助我们找出根本原因。

    谢谢。

    Rob

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Rob:

    这里是 FFT 采集图像。

    FS 245.76MHz、FC 307.2MHz CW SIGNAL (左:无信号/右:CW)

    谢谢。

    JH

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、JH:

    我在 FFT 中没有看到时钟信号?

    我看到 FC 频率在60MHz 处再次折叠、这是正确的。

    THX:

    Rob

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Rob:

    由于客户使用的是245.76 MHz 的采样率、上述 ADC 输出数据在 DC 中将具有245.76 MHz。

    下面是 SA 捕获的图像、客户在中的"射频块"和"ADC 射频"之间进行了检查。

    -参考时钟信号(246.76MHz) x N 信号输出来自 ADC 输入

    -当该 CLK 信号与系统的 LO 信号相结合时,在输出频带附近产生一个杂散信号,导致了一个滤波器无法消除的问题。

    1820MHz LTE                                                         3650MHz 5G NR

      

    请提供有关如何解决此问题的建议。

    谢谢。

    JH

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、JH:

    这是一个非缓冲 ADC、因此这是意料之中的事情。

    这不会破坏正在采样的模拟输入信号。

    请参阅下面数据表中的图。

    您能否获得一份客户的原理图?

    我想看看我是否可以在这里解决任何问题。

    谢谢。

    Rob

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Rob:

    感谢你的帮助。

    我通过电子邮件向客户发送了原理图。 请回顾一下。

    Br、

    JH

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、JH:

    原理图看起来没有问题。 对于客户所关心的问题、我仍然感到困惑。

    您将再次在模拟输入端使用频谱分析仪探头看到时钟频率杂散。

    这是非缓冲 ADC 内部采样架构固有的特性。  

    在从 ADC 捕获的数据中、应不存在时钟伪波...我在上面提供的 FFT 中看不到该杂散。

    以下是描述此行为的应用手册:

    www.analogue.com/.../an-742.pdf

    此致、

    Rob