ADC128S102 -指定的 采样速率为500kSPS 至1Mbps、而 ADC128S102-SEP 指定的采样速率为50ksps 至1Mbps。 在50ksps 下使用 ADC128S102 IC 时、限制条件或规格差异是什么。
我们计划使用 ADC128S102进行原型设计验证、稍后将用 ADC128S102-SEP 代替。 除了-SEP 特性外、ADC128S102和 ADC128S102-SEP 还具有功能兼容性。
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ADC128S102 -指定的 采样速率为500kSPS 至1Mbps、而 ADC128S102-SEP 指定的采样速率为50ksps 至1Mbps。 在50ksps 下使用 ADC128S102 IC 时、限制条件或规格差异是什么。
我们计划使用 ADC128S102进行原型设计验证、稍后将用 ADC128S102-SEP 代替。 除了-SEP 特性外、ADC128S102和 ADC128S102-SEP 还具有功能兼容性。
尊敬的 Kailasam:
感谢您的联系! 简而言之、对于原型设计、ADC128S102的电气性能应与 ADC128S102-SEP 相似。
您在数据表中看到的差异来自测试条件。 在下面、您将看到 ADC128S102数据表中的数据是通过从8 MHz 到16 MHz 的 f_SCLK 收集的。 假设数据表交流电气特性下的16个 SCLK 周期的吞吐时间、这将产生500kSPS 至1MSPS 的 f_sample 范围。
将其与下面的 ADC128S102-SEP 的测试条件进行比较、该测试条件在0.8 MHz 到16 MHz 之间采用 f_SCLK、产生的 f_sample 范围为50kSPS 至1MSPS、具有相同的16个 SCLK 周期的吞吐时间。
如您所见、f_sample 范围的差异来自数据表指定的不同 SCLK 范围。 两个器件均可在50kSPS 至1MSPS 的速率下运行。 然而、与 ADC128S102-SEP 相同、ADC128S102的性能在低于500kSPS 时不能得到保证。
如果您有任何进一步的问题、敬请告知。
此致!
乔尔
尊敬的 Kailasam:
我知道、当所引用的典型采样率为50ksps 且在500ksps 时"最小值"高出10倍时、它可能看起来有点不一致。 同样、这与测试程序相对应。 ADC128S102仅在 从8 MHz 到16 MHz 的时钟范围内进行了全面测试。 由于每个样本需要16个时钟周期才能输出、因此将产生500ksps 至1Msps 范围内的采样率。 如果将器件的时钟频率降至"典型" 0.8 MHz、则可实现50ksps 的采样率。
我希望这有助于澄清一些信息。
至于您担心在较低采样率下会影响性能、 如果您想确切弄清楚引发此问题的原因、请联系我。
此致!
乔尔
尊敬的 Kailasam:
请查看 另一个 E2E 主题 、为您的问题提供更多上下文信息。 希望它对您有所帮助!
此致!
乔尔