大家好！
我正在尝试使用测试模式来验证 AFE 的输出。 我想通过 ILA 检查输出数据、时钟如下所示：ILA clock = 280MHz AFE input clock = 10MHz 它已设置为14bit 1X 串行化。
在切换模式中、正如数据表中、我们可以看到数据在 DCLK 的中心发生变化。 然而、在 RAMP 和 SYNC 中、观察到一些数据在 DCLK 边沿发生变化。 潜在的问题和解决方案是什么？
1)同步模式 (工作错误)
2)切换模式(效果良好)
3)斜坡模式 (工作错误)
您好、我的 ADC 电源没有问题、这是我的 ADC_CLK。
出什么问题了吗？
在数据表中、所需的 ADC_CLK 为
1) 1)共模电压= 0.7V
2)差动摆幅= 0.35V
这是我的电源 ADC_CLK、
1) 1)共模电压= 750mV
2) 2)差分摆幅= 0.4V
我没有解决上面提到的问题。 是否有解决此问题的建议？
您好、我根据您告诉我的更改再次进行了尝试
为便于国际法协会 决议，
FCLK = 7.85714MHz
DCLK = 55MHz ( 14位1X 串行化。)
ILA = 440MHz
不过、测试图形之间仍然存在差异。
借助更好的 ILA 分辨率、斜坡模式和同步模式中仍然存在时序错误。
这是我的关于 LVDS 代码和 ILA 的 VHDL 代码。
是否有什么问题导致这种差异？
