[参考译文] ADS54J69：TI-JESD204-IP 可实现的最小确定性延迟是什么

尊敬的 Kuldip：

很难通过这种方式预先计算数字。 JESD 链路的许多组件具有不同的延迟。 快速实现确定性延迟的理想方法是测量延迟、并为释放缓冲器延迟添加足够的裕度以覆盖所有可能的变化。

如果您对最小延迟 值感兴趣、唯一的方法是测量扫描运行条件下回收的多个链路/电源的延迟、并为所测量的最坏情况下的延迟添加允许的最小裕度。  

典型延迟约为120ns-200ns、但同样、这是基于所看到的平均值。  

此致、

阿米特

您好、Amet：  

  谢谢你。 TI 是否有可能对硬件上的此延迟进行基准测试？ 如果延迟结果为120ns 左右、那么我将能够在应用中使用此 ADC 器件。

谢谢你

Kuldip

尊敬的 Kuldip：

遗憾的是、TI 未对该数字进行基准测试、因为延迟会随每个 LMFS 模式、通道速率、FPGA PHY 架构和 PHY 解串模式而变化。 也可以根据 FIFO 同步架构(因为弹性缓冲器本质上是交叉 FIFO 的时钟域)、延迟会改变另一个1-2个内核时钟周期。

由于这些限制、TI JESD IP 的架构采用了挂钩来轻松测量确定性延迟、以便客户可以对其设置执行分析。

如果您能告诉我 LMFS 模式和通道速率、我或许能够计算一个粗略的数字、但理想的方法是使用您选择的 FPGA 开发套件来设置 EVM。  

此致、

阿米特