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[参考译文] DLPC910:DLPC910布局指南说明

Guru**** 633805 points
Other Parts Discussed in Thread: DLPC910, DLP9000X, DLP9000
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/dlp-products-group/dlp/f/dlp-products-forum/1109035/dlpc910-dlpc910-layout-guidelines-clarifications

器件型号:DLPC910
主题中讨论的其他器件: DLP9000XDLP9000

你(们)好

我们处于 DLPC910的布局阶段、一些问题尚不清楚。 感谢您在以下事项上的缩写:  

在"10.1.3.2.1 LVDS 输出总线偏斜"部分中、可写为:

"为了最大限度地减小 DMD 中的瞬时交流电流开关、LVDS 输出总线布线长度应与不同
一条总线与另一条总线之间产生建议的100-200ps 偏斜表10-4显示了两个如何使用总线的示例
假设每1000mil 为180-200ps、则可能会发生倾斜。 请记住、从一条总线到另一条总线的总偏斜应该是如此
最大偏斜的情况下运行。



在表10-4中给出了两个 LVDS 输出示例。 (请参见随附的)。在一个示例中、A 组与 B 组之间的 Δ 值为~2200mil、B 组与 C 组之间的 Δ 值为~1700mil、C 组与 D 组之间的增量值为1050mil。。。。。但是  
在示例2中...组 A-B 没有增量、C-D 也具有相同的长度...这与上面以橙色突出显示的文本相矛盾。

   我们的问题是:
      -这种差值是否在每个组之间强制要求另一组? 如果是、要保留的最小值和最大值是多少? 为什么示例2不包含该内容? 当前指令强制保留较长的跟踪  
        对于我们的 DLPC910非常靠近 Flex 连接器的情况而言、这些增量非常困难

         -它仅用于 LVDS 输出吗? 组中的 LVDS 如何?
             --对 LVDS 的分组要求是什么? 是否需要在每个组之间保持偏差? A 到 B、B 到 C、C 到 D?  
        


 

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    大家好、Moshe、Fizix 和我昨天讨论了这些问题、需要更多的时间来回答。  

    此外、IBIS 文件是否对您的另一个问题有所帮助?

    此致、

    Matt

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    非常感谢您及时回复 Matt。我们在布局布线方面遇到困难、希望尽快收到您的回复

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    您好 Moshe、

    数据表中的这些信息会造成不必要的混淆。 我们已记录一个 TT 来解决此问题。

    虽然本段中的信息是准确的–相互偏斜 LVDS 布线长度将有助于最大限度地减小 DMD 中的瞬时交流电流开关、并可能有助于最大限度地降低 EMI、但表10-4中包含的信息需要更新。

    我们将从数据表中完全删除10.1.3.2.1、以防止混淆 LVDS 接口上的布局/偏差匹配所需的条件。

    要回答您的问题:

               -这种差值是否在每个组之间强制要求另一组? 如果是、要保留的最小值和最大值是多少? 为什么示例2不包含该内容? 当前指令强制保留较长的跟踪

                   对于我们的 DLPC910非常靠近 Flex 连接器的情况而言、这些增量非常困难

                 TI 回答:不、此增量不是强制性的、第10.1.3.2.1节中提供的信息是可选的。

     

                 -它仅用于 LVDS 输出吗? 组中的 LVDS 如何?

                 TI 回答:同样、该增量不是强制性的、第10.1.3.2.1节中提供的信息应视为可选的。

     

                  --对 LVDS 的分组要求是什么? 是否需要在每个组之间保持偏差? A 到 B、B 到 C、C 到 D?

                 TI 回答:同样、该增量不是强制性的、第10.1.3.2.1节中提供的信息应视为可选的。

     

    表10-3中对 LVDS 的分组要求进行了说明:

    差分信号(与该总线相关的 DDC_DIN[A、B、C、D][0:15]_DP[N、P])和 DVALID_[A、B、C、D]_DP[N、P]中的数据应全部与差分信号中的 CLK 相配(与该总线相关的 DDC_DCLK_[A、P]、D[B、P]相配。

    再次感谢您找到需要更新的项目。

    此致、

    Matt

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    非常感谢 Matt。

    现在有道理了。 :-)

    还有一个问题...

    我是否需要将组路由为单独的分路器,或者可以将它们路由为一个大组(如您所述,保持每个组对其回路的容差)。问题是,输入和输出 LVDS 组

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    Matt。要更清楚一点、以下是我的问题:

    LVDS 输出指南。是吗?
    - 我需要将每个组 A/B/C/D 作为一个捆绑包进行路由

    -每个组的布线应在其时钟的50mil 范围内(摘自数据表10-3)

    -从一个组到另一个组需要保持多大的偏差(例如:从组 A 到组 B、B 到 C、C 到 D、A 到 D 等)? 到 DLP9000X 的总路径中是否需要考虑该偏差?

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    您好 Moshe、

    我需要向我们的布局人员进行验证、但我看不到任何原因、即只要每个数据对在您指出的各自时钟的50mil 范围内、它就不能是一个捆绑包。

    总线之间的偏斜。   DLP9000/DLPC9000X DMD 数据表[DLPS036B 从第16页开始]在第7.7节的时序要求中对此进行了说明。  对于 DMD 的每一侧(A 和 B)和(C 和 D)、偏斜列为+/- 1.04ns。  两侧(AB 到 CD) 之间的区别更大。  对于 DLP9000X +/- 2ns、AB 到 CD 偏斜应该是可以的。

    从 FPGA 到 DMD 的偏差需要加以考虑、包括 从第5页开始的 DLP9000/DLPC9000X DMD 数据表的引脚功能表中列出的 DMD 内部布线长度。

    Fizix

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    你(们)好 Fizix。

    谢谢。注意!