https://e2echina.ti.com/support/machine-translation/mt-dlp-products/zh-CNTelligent Community 13https://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868726Thu, 19 Feb 2026 16:06:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:7d80294e-b64e-4fac-880d-a3fb21a472fbadmin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Mr. Cho, DLPC231 仅处理在 DE 时间下捕获的数据。 不过、DLPC231 需要 5.15 所示的最小 H 和 V BLANK 时间来处理数据。 Jasonmachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868725Thu, 19 Feb 2026 15:55:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:efdc21fc-a1d0-4fd7-9feb-2ab482aa74b9admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 H/W 同步模式意味着视频处理器使用 H SYNC 和 V SYNC 进行视频处理。 仅 DE 模式意味着视频处理器仅使用 DE 进行视频处理、仅 DE 模式仅具有 H、V 活动和 H、V 空白。 我的问题是 DLPC231S-Q1 是否使用 H、V SYNC 进行视频处理。machine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868724Thu, 19 Feb 2026 03:14:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:8fd881d3-fdf5-4f76-ab8f-4f6844bddd0aadmin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 抱歉、我不确定我是否理解您的问题。 您能解释更多吗？machine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868723Wed, 18 Feb 2026 23:45:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:b7cda90f-a39c-46f5-820c-03cdd7ec5313admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 好的、我明白。 DLPC231 以 V/V 同步模式运行、对吧？machine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868722Wed, 18 Feb 2026 19:08:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:18ef2484-0283-4221-951e-28da17e42801admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、曹先生、 您认为需要哪种最高规格？ 唯一需要的最大规格是像素时钟 (110MHz) 和 VSYNC 帧速率 (61Hz)。 所有其他时序只需要指定最小值。 DLC231 没有任何其他最大限值。 Jasonmachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868721Wed, 18 Feb 2026 15:55:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:faac7ca5-1a6e-408e-af99-0f0ad5dc3aa9admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 DLPC231S-Q1 H/V SYNC 模式还是仅 DE 模式？ 我了解了视频时序的最低规格。 您能告诉我视频计时的最大允许值吗？machine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868720Wed, 18 Feb 2026 15:46:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:753b79a0-4b3e-4a3d-8b0d-d371b2afe1f1admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、曹先生、 您正好在 5.15 规格与 6-1 中所示的典型时序表之间存在差异。 表 6-1 下有一条注释解释了这一差异。 我不能很确定为什么表 6-1 显示的时序与 5.15 不同。 不过、5.15 提供了 DLPC231 所需的最小值规格、因此应使用 5.15 作为前端输入时序的指南。 见表 6-1 末尾的注 1。 Jasonmachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074643/dlplcrc900devm-dmd/3868733Wed, 18 Feb 2026 00:17:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:aecc2821-2d22-4c32-bf37-4e86a00d8171admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好 Darren、 我将离线与您联系、我们将对此进行进一步讨论。 再次感谢您与我们联系！ 此致、 Aaronmachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868719Tue, 17 Feb 2026 22:36:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:0369fa07-514e-4109-bc5b-8a99c8106643admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 我有点困惑,因为在'图 5-5。 源帧时序“、同步宽度包括后沿。 如果正确、则 “表 6-1 “中的 H 空白为 152。 支持的源分辨率的典型时序为 960 x 960、因为 H blank 定义为“图 5-5 “中的 H 后沿 80 和 H 前沿 72。 源帧时序 您是指 DLP 以仅 DE 模式运行、而不是 H/V 同步模式运行？ 因此、我们需要参考 HV Blank 的最小值、对吧？machine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868718Tue, 17 Feb 2026 21:43:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:8331ca00-bdbe-468e-a392-ec5320b1469dadmin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、曹先生、 在 960x960 的示例中、水平时序为 960 + 160 (1120)。 160 = 8 用于 SYN、80 用于 HBP、72 用于 HFP。 DLPC231 只 需前端即可满足 最小时序要求。 在本例中、FP 和 BP 有足够的裕度、但 SYNC 脉冲没有裕度。 如果前端 的同步脉冲本身不稳定、您可以使同步脉冲达到 20 个像素、并需要花一些时间让 FP 或 BP 保持相同的频率。 例如、您可以使 HSW 总共 160 像素=20 像素、HFB 为 60 像素、HBP 为 80 像素。 这假设时钟频率也设置为 66.394MHz。 基本上、您只需满足表 5.15 中显示的所有参数的最小规格。 类似的逻辑也可用于垂直时序。 通常、我不会期望前端在像素时钟范围本身方面存在巨大差异（应小于 1%）。 但是、应研究前端加上 SERDES 变体、以了解总的不稳定性。 然后、创建具有裕度的输入分辨率。 DLPC231 可以接受广泛的时序选项、因此应该能够找到可行的解决方案。 但是、如果您有任何疑问、请告诉我们。 Jasonmachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868717Tue, 17 Feb 2026 21:26:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:216728dd-c3a9-43bc-8746-b24f34cd05b6admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 我对“5.15 并行/OpenLDI 接口帧时序要求“和“表 6-1 有疑问。 支持的源分辨率的典型时序 在 “5.15 并行/OpenLDI 接口帧时序要求“中、 垂直后沿 (VBP) 包括“脉冲持续时间–VSYNC 高电平“、 水平后沿 (HBP) 包括 脉冲持续时间–HSYNC 高电平。 但在“ 表 6-1 中。 支持的源分辨率的典型时序'、 H 消隐总计和 V 消隐总计计算为 SYNC +后沿+前沿。 这与 “5.15 并行/OpenLDI 接口帧时序要求“说明不匹配。 在 960 X 960 的情况下、H SYNC 的最小要求为 8、典型的 H SYNC 也为 8。 我认为没有裕度。 因此、我将 HSW 更改为 20、H TOTAL 为 1124 、即 HBP + HFP + HACTIVE。 您能否检查这些值是否正确并告诉我允许的最大值？ 它将提供给 Viedeo Tx 设备、并且将需要视频接口。 在验证中、如果出现图像消隐、闪烁等视频问题、 每个工程师都会 首先检查此视频时序。 因此、这对于系统构建非常重要。 参数 最小值 典型值 最大值 人员 PxClock (MHz) 57.84781. 65.95632 MHz 水平 HActive 960 960 PxClock HTotal 1024 1124. PxClock HSYNC 宽度 (HSW) 8. 20 PxClock HBack — 沿 (HBP) 9. 92 PxClock 前沿 (HFP) 8. 72. PxClock 垂直 VActive 960 960 线 VTotal 974. 978. 线 Vsync 宽度 (VSW) 1. 10. 线 VBack -g沿 (VBP) 2. 15 线 前沿 (VFP) 1. 3. 线 帧速率 (fps) 58 60 61. Hzmachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074643/dlplcrc900devm-dmd/3868732Tue, 17 Feb 2026 18:48:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:072d00ad-a9eb-4106-ad71-25c0941fd9a4admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 TI 团队大家好： 如果可能、我很乐意与您的 DMD 开发领域专家交流。 请直接与我联系、以便我们进行更直接的沟通。 我知道有些组织生产的 DMD 可在 MW/LW 频谱系统中使用。 无窗口选项是否可行？ DMD 表面本身（无窗）的光谱反射率是多少？ 再次,我非常感谢您与您一方的专家通话,以评估该技术应用于较长波长系统的可选性/路线图。 此致、 Dr. Darren Millermachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074643/dlplcrc900devm-dmd/3868731Tue, 17 Feb 2026 18:43:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:d8d8110a-db25-4f40-8e1a-365265142195admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 TI 团队大家好： 我很乐意与您的技术专家交流。 是否有任何其他窗口选项可让我们联系 MWIR？ 无窗口选项是否可用？ 您是否了解微镜元素的光谱反射率？ 如果可能、请尽快直接与我联系。machine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1/3868716Tue, 17 Feb 2026 16:48:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:05da359e-38cf-4e5b-baeb-018773dc59dcadmin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、曹先生、 上述典型时序来自 DLPC231S-Q1 数据表、适用于 0.55“ DMD 和 0.46“ DMD。 在数据表中、数据表的第 5.15 节详细介绍了最小和最大时序要求、该信息在 TI.com（此处为 www.ti.com/.../dlpc231s-q1.pdf）上提供 请注意、有效像素/行和有效行/帧必须稳定且准确。 出于功能安全原因、如果有效数据不稳定、DLPC231S-Q1 将假定输入可能会分散驱动器的注意力并进入安全模式、即黑色测试模式。 支持 1920x800 曼哈顿分辨率的 0.39 英寸 DMD 计划在 2026 年第 4 季度之前发布。 但是、以下是用于开发目的的典型时序。 请注意,1376x1130 是相当于 1920x800 曼哈顿的钻石分辨率。 如果您还有其他问题、敬请告知。 Jasonmachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1074642/dlpc231s-q1Tue, 17 Feb 2026 00:15:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:f50f3001-8b2d-4e57-bdca-a3e410db7eadadminOther Parts Discussed in Thread: DLPC231S-Q1 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/dlp-products-group/dlp/f/dlp-products-forum/1617642/dlpc231s-q1-input-video-timing-tolerance 器件型号： DLPC231S-Q1 我检查了 DLPC231S-Q1 数据表中的视频时序。 输入视频信号需要保持稳定、但如您所知、在实际的车辆环境中、并不总是稳定的。 因此、我需要每个因素都有容差。 (H、V 分辨率、H SYNC、H 后沿、H 前沿、 V SYNC、V 后沿、V 前沿 我们的系统输入尚未固定、所以您能告诉我以下 2 种情况的耐受性吗？ 源分辨率 960 x 960 源分辨率 1920 x 800（对于 FPGA + DLPC231S-Q1）machine_translationInfotainment & ClusterDLPC231S-Q1https://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1073689/dlp4710evm-lc-dlp4710evm-lc---won-39-t-power-up/3865688Wed, 11 Feb 2026 22:23:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:f67bc92e-367b-43ce-8863-868acbba7929admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Darko、 请接受我的连接请求、我们将继续用私信进行讨论。 此致、 Aaronmachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1073690/dlpc964-apps-fpga-dlpc964-dmd_pwr_en/3865692Wed, 11 Feb 2026 10:26:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:18dfd110-e6ee-4062-8f2b-2b413365791eadmin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、 Tristan 感谢您的详细说明。 我完全理解、在对 Apps FPGA 编程后检测到无效的系统条件（例如时钟，复位状态或接口行为）时、DLPC964 会将 DMD_PWR_EN 置为低电平、作为保护措施。 为了找出根本原因、我首先分析了 FPGA 和 DLPC964 之间的接口。 我执行了一项特定测试、其中我将来自 Apps FPGA（连接到 DLPC964 的输出信号）的几乎所有输出信号转换为内部信号、从而有效地阻止它们驱动物理引脚。 只有 I2C 信号保持外部连接。 但是、在对这个修改后的位流进行编程后、DLPC964 仍会立即将 DMD_PWR_EN 引脚拉至低电平。 这就引出了我的主要问题： 首先、您能否说明在 Apps FPGA 完成配置后、Apps FPGA 和 DLPC964 之间预计会立即发生哪种类型的通信或握手？ 其次、如果问题确实与 FPGA 内部的时钟、复位或上电时序有关、DLPC964 会通过哪个特定接口引脚感知这些内部问题？ 我的推理是、如果所有相关的控制和数据输出都断开连接（I2C 除外）、则 DLPC964 在理论上应该没有已编程的 Apps FPGA 和未编程的 Apps FPGA 之间的差异、因为外部接口行为是静态的。 此致、 Jing Miaomachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1073689/dlp4710evm-lc-dlp4710evm-lc---won-39-t-power-up/3865687Wed, 11 Feb 2026 09:05:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:2b466100-57a7-4df2-8bad-7bb8694fb34cadmin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 嗨、Arron、 我使用两个 GST90A19-P1M 电源和两个 EVM（一个损坏，一个工作正常）进行了测试。 一个电源测得的电压为 19.02V、另一个测得的 电压为 18.97V、两个电源都与工作 EVM 正常工作、并且都不适用于损坏的 EVM。 BROKEN EVM 的行为方式与我最初录制视频时的行为方式相同。 在 DLPA3005 上探测这些线时我感觉不舒服、因为我没有必要的设备。 请告诉我接下来的步骤是什么、我们很乐意将此步骤发回给您进行检查并返回报告。 此致、 Darkomachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1073691/dlpdlcr2000evm-beaglebone-black-0x1b-i2c-evmTue, 10 Feb 2026 22:44:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:fe297028-2446-40b7-a287-769836f78417adminOther Parts Discussed in Thread: DLPDLCR2000EVM 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/dlp-products-group/dlp/f/dlp-products-forum/1616046/dlpdlcr2000evm-cant-find-0x1b-i2c-evm-device-on-beaglebone-black 器件型号： DLPDLCR2000EVM 尊敬的支持： 我希望你好, 不过、我正在尝试使用 DLPDLCR2000EVM 开始一些开发工作、虽然我已经刷写了 EOL Jesse bone-debian-8.9-lxqt-4GB-armhf-i2c-4GB.img.xz、如日志中所示、但我似乎无法在 2017年08月01日 总线上找到。 根据日志、似乎加载了海角、但我无法确认。 Log.txt 接下来的最佳步骤是什么？ 什么可能导致 EVM 未显示在 I2C 总线上、如何验证 BeagleBone 上是否正确加载了 Cape？ 谢谢你Test & MeasurementDLPDLCR2000EVMmachine_translationhttps://e2echina.ti.com/support/machine-translation/mt-dlp-products/f/mt-dlp-products-forum/1073690/dlpc964-apps-fpga-dlpc964-dmd_pwr_en/3865691Tue, 10 Feb 2026 16:10:00 GMT91561404-af28-475a-b96b-cb6cbaadd097:a02ec71b-c1a5-46e4-8307-293799ac93d8admin请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Jing、 我对延迟的回复深表歉意 — 我出人意料地不在办公室，但现在我又回来了！ 我进一步讨论了这一点、并想澄清一下、虽然 DMD_PWR_EN 由 DLP991U 物理驱动、但根据 DLPC964 的命令将其置为有效或取消置位。 对 Apps FPGA 进行编程后、DLPC964 会监测系统有效性（时钟，复位/初始化状态和 DMD 接口行为）、因此、如果 在对 Apps FPGA 进行编程后检测到无效条件、DLPC964 会命令 DLP991U 将 DMD_PWR_EN 拉至低电平、作为保护措施。 由于 TI Apps FPGA 参考设计是针对 Kintex7 VC 架构开发和验证的、因此仅更改引脚分配通常无法将其移植到不同的基于 Kintex 的平台。 FPGA 架构的差异（时钟资源，PLL/MMCM 行为，复位分布和内部路由）意味着内部设计通常必须更新、以在初始化期间匹配 DLPC964 的预期。 作为后续步骤、我们建议在 Kintex 设计中检查并对齐以下内容： 验证所有输入时钟和频率是否都与 Apps FPGA 设计的要求匹配、并且是否由 PLL/MMCM 按预期生成 查看复位和上电时序、确保时钟在接口激活前稳定并锁定 确认任何时钟、PLL/MMCM 或接口相关逻辑均已针对 Kintex 架构进行了适当调整 此外、有关 DLPC964 DMD_PWR_EN 和时序要求的更多信息、请参阅 DLPC964 数据表 (DLPS167A) 。 此致、 Tristan Bottonemachine_translation