大家好、
我支持 USB3.x 设计-我尝试回答一些通用路由问题。
我参考以下文献获取设计信息: https://www.ti.com/lit/an/spraar7i/spraar7i.pdf
在多层电路板设计中、我知道您根据电路板内部的特性设置了层叠、并使用此公式计算布线的宽度/间距以实现目标差分阻抗。
[1]以下哪种路由技术会更好?
-第1层上的超高速布线和第2层上干净的基准 GND
-第1层上的超高速布线、2层深的布线下方/周围有空洞(无铜参考 GND);而是在参考路径的布线周围使用第1层 GND 覆铜?
下图显示了第1层在第2层和第3层上发生空洞;参考 GND 是覆铜线迹周围;观察到 GND"残留"……
[2]以下哪种布线长度匹配技术最适合较干净的信号?
-使用锯齿蛇形布线(45度角 锯齿弯曲)将较短的布线长度与较长的布线相匹配
-使用折叠式蛇形布线(四舍五入的"平方"弯曲)将较短的布线长度与较长的布线相匹配
[3]您希望将布线长度匹配路由放置在何处? (假设是基本连接器/集线器或 SoC 连接)
此外、假设 ESD/扼 流圈器件周围有一些小的长度不匹配、但最大的不匹配是在集线器/SoC 上
-将布线匹配路由放置在靠近"最"不匹配部分的位置->通常在 SoC 上
-无论长度如何偏离,都应将布线匹配的布线分布在布线上
-将布线匹配路由放置在更靠近 Tx 信号驱动器的位置? 还是 Tx 信号的接收器?
由于我们所做的只是匹配长度以保持边沿定时同步、因此我们不在乎;在迹线的中间某处是可以的
[4]对于为 PCIe 或 USB3设计的共模滤波器有什么看法? 好/坏?
我知道上面的文献中描述了很多其他技术、但我看到参考设计做了不同的事情、希望 USB 团队能提供第二个意见。
此致、
Darren