[参考译文] DP83867E：DP83867时钟问题

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1016621/dp83867e-dp83867-clocking-question

器件型号：DP83867E

尊敬的专家：

美好的一天！

我们的客户计划使用 DP83867 PHY、并希望使用器件的 RX 恢复时钟作为 FPGA 的主时钟输入、使用 PHY 的 CLK_OUT、以便能够与恢复时钟同步运行 FPGA。您能否提供有关在为输出 RX_CLK 进行编程并以25MHz CLK_OUT 频率设置100Mbps 运行时 CLK_OUT 如何工作的信息？例如、

1：尚未设置以太网链路时、CLK_OUT 引脚上会出现什么情况？在这种情况下、CLK_OUT 是自由运行的25MHz 信号吗？

2.当链路启动且恢复的 RX 时钟可用时、CLK_OUT 会发生什么情况？ CLK_OUT 是否与恢复的时钟同步、是否是正常切换？

BR、

Leon.Liu

4 年多前

0 admin 4 年多前

TI__Guru**** 2796425 points

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您好、Leon Liu、

感谢您的查询。

请参阅以下部分。

8.3.3时钟输出

DP83867具有多个内部时钟、包括本地参考时钟、以太网发送时钟和以太网接收时钟。一个外部晶振或者振荡器为本地基准时钟提供激励。本地参考时钟充当器件中所有时钟的中央源。本地参考时钟嵌入到发送网络数据包流量中、并从接收器节点的网络数据包流量中恢复。接收时钟从接收到的以太网数据流中恢复、并锁定到伙伴中的发送时钟。通过使用 I/O 配置寄存器(地址0x0170)、DP83867可配置为通过 CLK_OUT 引脚输出这些内部时钟。默认情况下、输出时钟与 XI 振荡器/晶振输入同步。默认输出时钟适合用作另一个 DP83867器件的参考时钟。通过寄存器、输出时钟可配置为以125MHz 数据速率或以25MHz 的5分频速率与接收数据同步。它还可配置为输出线路驱动器发送时钟。在1000Base-T 模式下运行时、输出时钟可配置为四个发送或接收通道中的任何一个。

不应在 PHY 上执行硬件复位。

此致、

Sreenivasa

0 admin 4 年多前

TI__Guru**** 2796425 points

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尊敬的 Sreenivasa

感谢您的回复，

客户在数据表中看到了该部分、但还不清楚以太网链路未启动时恢复的 RX 时钟是如何工作的。

由于他们希望与恢复的 RX 时钟同步运行 FPGA 、因此他们需要知道在以太网链路启动之前、在25MHz 上电时、RX 时钟是否有效、恢复时钟是否可用。 RX 时钟输出最初是否与输入自由运行时钟同步输出25MHz、然后在恢复时钟可用时平稳切换到 RX 恢复时钟？

他们计划使用 RX 恢复时钟作为 FPGA 中 PLL 的输入、以生成与 RX 时钟同步的 FPGA 逻辑的主时钟。如果 RX 时钟输出直到链路建立或无法保证其频率和稳定性才有效、则 FPGA 将永远不会启动、因为 FPGA 控制 PHY 芯片。

BR、

Leon .Liu

0 admin 4 年多前

TI__Guru**** 2796425 points

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您好、Leon Liu、

当链路未建立时、PHY 将输出生成的内部时钟。

链路建立后、PHY 根据寄存器设置自行切换到其恢复时钟。

我不知道这是否是一种完全优雅的做法，在过渡期间可能会有一些影响。

客户是否愿意使用抖动清除器。

对此，

Sreenivasa

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[参考译文] DP83867E：DP83867时钟问题