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[参考译文] DS92LV2411:串行器/解串器设计70英尺以上的24输入通道收发器

Guru**** 1826070 points
Other Parts Discussed in Thread: DS92LV2422, DS92LV2421, DS25BR100, DS92LV2412, DS92LV2411
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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/789455/ds92lv2411-serdes-design-24-input-channel-transceiver-over-70-feet

器件型号:DS92LV2411
主题中讨论的其他器件:DS92LV2422DS92LV2421DS25BR100DS92LV2412

我需要设计一个24条并行线路串行器/解串器收发器、其串行线路可运行约70英尺。 是否有 IC 建议或设计理念?

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    您好、Paola、

    您可以参考此应用手册 :www.ti.com/.../snla111a.pdf

    此致、
    I.K.
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    我可以从何处获取输出信息? 我希望脉冲宽度相同、并且从并联端到并联端的最大延迟为500ns
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    数据表中应包含该信息。

    此致、
    I.K.
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    感谢您的快速回复。 我提出这一要求的原因是、数据表中存在很多不同的延迟、我不确定应考虑哪些延迟。 我不熟悉这一点、有点困惑、这就是全部。

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    您好、Paola、

    对于 DS92LV2421和 DS92LV2422、我相信您所需的延迟规格是数据表第14页的第6.11节中的"SDD"和数据表第15页的第6.12节中的"TDD"。 您需要考虑这两个延迟、因为这些器件必须成对使用。

    如果您使用缓冲区像上面共享的应用手册中一样延长长度、这也会增加额外的延迟。 例如、对于 DS25BR100、传播延迟规格位于数据表的第5页。  

    此致、
    I.K.

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    我可以仅使用12位还是需要使用所有24位? 如果我只能使用12位、那么这会如何影响我的延迟和速度?

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    您好、Paola、

    是的、可以仅使用12位。 这不会影响延迟/速度。 唯一可以影响这些效果的方法是更改时钟频率。 由于 DS92LV2411和 DS92LV2412的专有编码方案,速度固定为28*Clock。

    此外、我刚刚注意到、我在上次答复中引用了错误的器件型号。 不过、它们是相似的器件、因此您想要查看的参数(TSD 和 TDD)是相同的。

    此致、
    I.K.