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[参考译文] TSB81BA3E：正在寻找没有 LLC 的3端口集线器参考设计

admin
Guru**** 2466550 points
Other Parts Discussed in Thread: TSB81BA3E

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/592754/tsb81ba3e-looking-for-3-port-hub-reference-design-without-a-llc

器件型号：TSB81BA3E

我看到了2013年关于"D"芯片的其他讨论、但实际上没有提供任何答案、因为没有可用的原理图、我可以找到有关人们所讨论的"OHCI"板的原理图。  但重点是、大多数好的数据表显示了一个基本的"使其正常工作"原理图、其中包含所需的电容器/电阻器/osc、并详细介绍了大多数引脚。  就参考原理图而言、该器件的 DS 实际上已被剥离...确保它在少数 FW 总线引脚上具有一些接口、但很重要的是、我可以在许多地方找到这些参考。  最重要的是剩余70个左右引脚的详细信息。  正如我的标题所说、理想情况下、我想制作一个哑铃集线器、并且我了解端口在没有 LLC 运行时重复数据、 但是、对于如何绑定所有未使用的引脚以欺骗器件在没有 LLC 的回声模式下工作、没有清晰/简洁的说明(我看到很多人在谈论断电状态、我认为这是无法容忍的。  任何帮助都是大帮。

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    TI__Guru**** 2466550 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    PHY/LLC 接口在 IEEE1394-2008的第17章中指定。

    无论如何、数据表的第16页显示：

    如果 LPS 输入保持低电平的时间超过 LPS_RESET (请参阅 LPS 终端定义)、则视为未激活、否则视为有效。 当 TSB81BA3E 检测到 LPS 输入处于非活动状态时、PHY-LLC 接口被置于低功耗复位状态、在该状态下 CTL 和 D 输出被保持在逻辑0状态并且 LREQ 输入被忽略；然而、PCLK 输出保持活动状态。 如果 LPS 输入保持低电平的时间超过 LPS_DISABLE 时间(请参阅 LPS 终端定义)、则 PHY-LLC 接口被置于低功耗禁用状态、在该状态下 PCLK 输出也被保持在非活动状态。 无论 PHY-LLC 接口的状态如何、TSB81BA3E 都将继续执行正常网络运行所需的中继器功能。

    因此、最重要的是保持 LPS 处于低电平。 至于其他 LLC 接口引脚：CNA、PINT 和 PCLK 是输出、因此它们可以保持开路。 双向 CTL0/1、D0…7信号和 LCLK/LREQ 输入具有总线保持器、因此它们可以保持断开状态。

    数据表中介绍了所有其他输入引脚。

    有关实际端口、请参阅数据表和任何"正常"示例原理图。