[参考译文] DP83867IS：CLK_OUT：如果没有链路、将接收时钟？

尊敬的 Alexander：

我可以问您要测量哪个引脚吗？ 是否要测量 CLK_OUT 引脚？ 如果是、您能否尝试以下操作并查看是否禁用 CLK_OUT：

1. REG_0x0D=0x001F
2. REG_0x0E=0x0170
3. REG_0x0D=0x401F
4. REG_0x0E=0x044F

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此致、

林希尔曼

您好！

是的、我在 CLK_OUT 引脚处测量。 我可以如您所述禁用 CLK_OUT。 这会导致像预期的那样永久的低水平。

将寄存器0x170设置为0xF (通道 A 接收时钟)也会产生一个125MHz 输出。 一切都没有联系。

谢谢、此致、
亚历山大

尊敬的 Alexander：

很高兴它能在您身边发挥作用。

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此致、

林希尔曼

您好！

似乎存在误解。

配置 CLK_OUT 模式绝不会出现问题、请参阅我的第一篇文章。 而是将输出配置为"接收时钟除以5"。 但没有链路、因此我假设没有要转发的接收时钟。 与我的预期相反、即使没有链接、我仍然可以看到25 MHz 时钟、请参阅问题的主题。

如何以静态方式配置 PHY、从而具有以下行为：

• 否 链接：CLK_OUT 上无时钟
• 实现 链接：接收时钟/5=> 1Gbit/s 链接上的25 MHz

请告知。 谢谢、此致
亚历山大

尊敬的 Alexander：

如果我的理解有误、请更正我。

现在、即使没有链路并将寄存器0x0017配置为40F、您仍然在1Gbps 上看到25MHz？

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此致、

林希尔曼

您好！

完全正确。 我预计如果没有链路、将没有时钟输出。

谢谢、此致、
亚历山大

您好！

感谢 eleborate 分析。 为了便于确认和说明、换句话说、CLK_OUT 上始终有一个时钟。 如果有链路、它会与接收时钟同步。 在没有链路的情况下、时钟是从 PHY 内部获取的？

我明白了吗？

谢谢、此致、
亚历山大