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[参考译文] SN74LVC573A:从高阻态模式到锁存模式、输出不会变为高电平

Guru**** 1091470 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1185806/sn74lvc573a-output-is-not-getting-high-from-scenario-of-high-z-mode-to-latch-mode

器件型号:SN74LVC573A

您好!

 我们在各种设计中使用 SN74LVC573ARGYR。 我们发现了一种现象、我们打算检查 TI /或客户是否对这种情况很熟悉。

在特定设计中、其中一个输入(D6)通过上拉电阻进行连接。 当我们遇到输出为"High-Z"阻抗模式并切换到"锁存模式"的情况时、我们发现该特定输出没有达到预期的高电平、这会导致我们的应用程序无法正常工作、并在正常预期运行时失败。 我们在数据表中找不到定义、器件和器件之间的开关持续时间略有不同(这意味着有时用另一个器件替换器件可以"解决"问题)。
这不是一个批量问题、而是一个现象、我们发现器件的速率百分比很低、这一问题比其他问题更重要、我们在过去2年中查看了不同批次的不同卡片。
在使用此特定器件的其他应用中、我们没有上拉方案、因此在这些应用中、我们没有发现任何问题。 它仅存在于上述情况(D6 --> Q6:尽管 D6有上拉电阻、但从"高 Z"模式切换到"锁存"模式时、Q6保持为"0"。 我们在工作流程中看到、从"High Z"模式切换到"Latch"模式时、锁存器存在问题–输出变为"0"、输入端也有"1"(上拉)。

我们 打算检查 TI /或客户是否熟悉此问题。 请帮助我们总结一下。

谢谢、

IDO

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    "锁存模式"是否意味着 LE 为高电平? "开关持续时间"是什么意思? 请指定所有输入的状态。 您能否显示示波器迹线?

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    您好、是的、锁存模式意味着 LE 为高电平。

    我们目前没有 示波器迹线、但让我尽可能详细地阐明场景。

    当我们预计从先前的 Oe=H 和 Q=Z 模式场景中输出“1”时,就会出现此问题:
    只有当输出 Q 处于高阻态模式并且我们打算将其更改为锁存模式时,Q0才会为“1”(尽管此 D 和 Q 上有上拉电阻),但实际上它将为“0”。
    当 OE=L 且输出 Q 为 L 或 H 时,然后我们更改为锁存模式时,Q0的行为符合预期(“1”)。
    只有当我们希望将输出从 Z 高电平更改为锁存模式时、才会出现问题。 其余情况都可以。

    我们无法得出结论、为什么 位于高阻态的输出(而其输入和输出具有上拉电阻器)等于 "0"、而预期输出为"1"。

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    当线路由另一个器件驱动为低电平时、D6上拉电阻不起作用。 有这样的器件吗? 您是否测量了 D6处的电压?

    "开关持续时间"是什么意思? 为什么您认为它会对这个问题产生影响?

    D、/OE 和 LE 输入端的电压是多少? 它们何时发生变化?

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    您好!

    引脚 D6中的电压始终为"1"–由任何其他器件驱动。

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    此行为不正确。 设备似乎已损坏。

    请注意、/OE 为高电平不会影响内部锁存器的运行;即使在450ns 间隔之前、D 输入也会复制到锁存器中。

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    您好!

    感谢您的反馈、但请澄清"器件似乎已损坏"的说法。

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    正常工作的器件的运行方式不是这样的。 您所测量的波形没有很好的说明。

    最可能的损坏原因是过压、但我不知道它会从您的系统中的哪个位置产生。

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    感谢您的反馈、那么这种情况的结论是什么? 我们能否得出结论? 或更多方向? 非常感谢。

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    最可能的解释是 PCI_PLL_PDB 信号上的过压(这会损坏输入并使其始终读为低电平)。 我不知道这可能来自某些连接的器件、通过触摸的 ESD 或附近的器件发出的噪声。

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    大家好、我要提到的是、我们已经检查了输入电压、结果很好。

    因此、如果您可以提出其他方向/或其他调查路径、请告诉我。

    谢谢、