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[参考译文] CD4046B:切换输出状态

Guru**** 1074580 points
Other Parts Discussed in Thread: TS12A12511, SN74LVC1G3157, CD4046B
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1189058/cd4046b-toggling-output-state

器件型号:CD4046B
主题中讨论的其他器件:TS12A12511SN74LVC1G3157

您好、E2E 专家、

你好。

40多年来、我一直使用该器件、主要用作 V 至 F 转换器。

我在引脚9上施加电压、并监控引脚3上的方波频率。  

是否有办法确保当输入电压为零时、输出也将为零(即、波形底部)?

目前、我通过电容器隔离我的外部电路、但如果可能、我希望消除这种情况。

其他信息:我尝试做的是避免消耗。 输入端无电压时电路中的任何电流。 我 µF 在输出端使用.22 μ F 电容器来实现这一点,但它会为我使用的扬声器提供失真波形。 是否有任何方法强制输出通过其中一个引脚进入零接地状态,因此我可以直接通过电阻器使用输出。

提前感谢您。

此致、

CSC

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    请参阅 CD4046B 应用报告

    您应该使用引脚5。

    如果 VCO 未被抑制、R2确保即使在输入为0时也会振荡。

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    大家好、Clemens、

    你好。

    我是否必须禁用和取消禁用引脚5才能使 V-F 正常工作?

    m 的使用方法是使可变电阻高于500k pot 至 Vcc。

    将电位计拨入可用的听觉范围。

    在这里放置电阻会立即生成方波输出。

     当我移除电阻时、我希望引脚2为0伏。 移除电阻后是否有办法使引脚5变为高电平?

    此致、

    CSC

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    禁止引脚禁用 VCO、但 VCO 输出可能会在高电平或低电平状态下停止。 (我不知道您在使用相位比较器执行什么操作;请显示原理图。)

    据我所见、CD4046B 本身无法将其输出置于已知状态。 使用比较器生成抑制信号;您可以使用相同的信号来控制开关(例如 SN74LVC1G3157、TS12A12511)以断开输出。