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[参考译文] SN74LVC1G11:级联与门-使用另一与门的输出为与门供电

Guru**** 655270 points
Other Parts Discussed in Thread: SN74AHC1G09, SN74HCS09
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1194219/sn74lvc1g11-cascading-and-gates---powering-and-gates-with-the-output-of-another-and-gate

器件型号:SN74LVC1G11
主题中讨论的其他器件:SN74AHC1G09SN74HCS09

我的电路是安全系统的一部分。 当 ESTOP_1_IN 和 ESTOP_2_IN 都为高电平时、ESTOP_OUT 也应为高电平、具有基本与门功能。

为了降低该系统不安全故障的风险(例如、将输入/输出短接到封装/芯片内部的3V3或输出驱动器卡在高电平)、我决定再添加2个与门。 这样、至少2个和门需要以不安全的方式发生故障、才能在 Estop_out 处获得不安全的状态。 为了实现这一点、我将使用1和2与门的输出为第2和3与门供电。  

我的问题是:

此设计中是否存在我要忽略的任何风险?


我到目前为止想到的风险:

风险1:输出端压降

SN74LVC1G11的数据表显示了 VCC 和输出在不同电压和负载下的压降。 这里的风险是、级联与门会导致在第3个与门之后的 Estop_out 上的电压过低。 我不希望这里出现问题、数据表显示了在 VCC=3V、负载为24mA 时下降0.7V。 在我的情况下、负载将会低得多、因为我仅为其他与门供电(几 uA)、并使用10kOhm 电阻器进行下拉。    

风险2:下拉电阻器故障

当其中一个下拉故障时、可能会使与门输入卡在 GND 或悬空。 在我的应用中、对 GND 短路将被视为"安全"。 但是、悬空状态不安全、因为与门的行为可能不稳定。 为此、我选择使用 MELF 电阻 器、以实现更高的稳定性、耐湿性和工作温度。

诸如 tombst立 石之类的生产错误仍然可能导致输入浮动、但我相信我们的生产机构可以通过 QC 来解决这一问题。

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    您好、Michael、

    [引用 userid="551625" URL"~/support/logic-group/logic/f/logic-forum/1194219/sn74lvc1g11-cascading-and-gates---powering-and-gates-with-the-output-of-another-and-gate "]此设计中是否存在我忽略的任何风险?

    是的——您通过过度驱动栅极的输出来引入了更高的故障概率,并且3个栅极通常会使故障概率增加三倍。 我在电路中没有看到每个电源引脚上所需的旁路电容(0.1uF)、这肯定会使逻辑门的输出过载。

    如果 您正确使用逻辑门、则它们是极其简单可靠的器件。 您的电路应该比您展示的电路简单得多。

    如果您开始以异常方式堆叠这些组件、我无法为您提供任何可靠性保证。

    这将是最简单的解决方案、我建议使用:

    如果要添加一些额外的保护,可以使用齐纳二极管/ESD 系统级保护来钳制电源、输出和输入信号,并防止损坏逻辑门,这是迄今为止最常见的逻辑器件故障原因。

    如果您希望拥有冗余的解决方案、那么我会推荐以下更类似的解决方案:

    这将确保任何故障器件都无法覆盖输出信号-即、如果只有一个栅极将输出保持在低电平、则 ESTOP_OUT 将为低电平。

    反转二极管/使用下拉电阻器而不是上拉电阻器将使您具有相反的失效防护状态-即、如果只有1个栅极将输出保持在高电平、则 ESTOP_OUT 将为高电平。

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    SN74AHC1G09或 SN74HCS09 (-Q1)具有开漏输出、无需二极管。

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    我同意-如果您愿意承担栅极可能存在到 VCC 的内部短路的风险、开漏栅极将是一个很好的解决方案。 在任何器件中都存在风险、TI 不保证逻辑故障模式。

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    感谢

    您的冗余设计更简单、更具可预测性!

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    很棒的建议! 我更喜欢尽可能减少组件数量、这很有帮助!

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    我根据您的建议更改了设计。

    -在输入和输出上添加了6.2V 的 ESD 和齐纳钳位。

    -交换了 MELF 类型的电阻器以减少故障的可能性。

    -在与门附近添加了一个0.1uF 陶瓷 X7R 电容器。

    -更改为三个开漏输出与门。

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    嗨、Michael、

    对我来说很好。 我在发布后意识到、我在不需要时复制/粘贴输入下拉电阻器。  考虑到正常 CMOS 逻辑门的故障率在1:数十亿范围内、我希望单个栅极具有与此设置类似的可靠性(即极不可能发生故障)。  

    我希望 OD 部件不太可能在输出端发生 VCC 短路、但这并不是不可能的(裸片很小、因此热故障可以短路几乎任何东西- 此外、VCC / GND 通过 ESD 结构连接到每个引脚)、TI 对此不作任何保证。  这是我使用二极管解决方案而不使用开漏解决方案的主要原因--即使一个组件发生故障(二极管或栅极),您仍能保持功能,或者至少在低电平状态下发生故障。

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    再次感谢。 我只是重新添加了二极管、最好安全一点、而不是抱歉。

    我选择了肖特基二极管、以将典型0.7V 二极管上的压降降至0.4V。 我输出的电路的 Vin_low 约为1V、这有点太近了、不方便使用。