This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] SN74LVC1G07:输出信号的压摆率

Guru**** 608295 points
Other Parts Discussed in Thread: SN74LVC1G07, SN74LVC1G34
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1221488/sn74lvc1g07-slew-rate-of-output-signal

器件型号:SN74LVC1G07
主题中讨论的其他器件: SN74LVC1G34

大家好、逻辑器件团队

我想根据数据表中的特性了解输出信号的压摆率。 因为后级电路具有输入信号的压摆率规格。

在 Vcc*30%和 Vcc*70%作为 Vcc=1.8V 时,实际要求的规格为50mV/ns。  

您能否就 SN74LVC1G07是否符合上述规格发表评论? 如果不满意,请告知我您推荐的设备。

此致、

Tamio

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    请参阅 [FAQ]逻辑器件的输出转换率是多少?

    但请注意、上升沿的速度由上拉电阻器决定。 为何使用开漏器件? 推挽输出(例如 SN74LVC1G34)可轻松满足此要求。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Clemens

    感谢您的提示回复。

    我没有注意到 SN74LVC1G34是推挽式器件。 我建议我的客户使用 SN74LVC1G34DCK 而不是 SN74LVC1G07DCK。

    顺便说一下、我可以使用 P-SPICE 模型来检查每个器件的压摆率吗? 尝试 P-Spice 模型时、没有检查输出压摆率的差异。

    谢谢

    Tamio

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    据我所知、SPICE 模型对典型输出阻抗进行了正确建模。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Yokokura-San:

    对于给定条件50mV/ns、从0V 到1.8V 的总上升时间为36ns。

    该器件的总延迟(输入50%到输出50%)仅为9.9ns:

    考虑到此规格和规格的定义(t_PLH 或 t_PHL 的较大者)、压摆率必须大于90.9mV/ns。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Emrys:

    感谢您的答复。

    我了解。

    谢谢!