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[参考译文] SN74AHC1G08:Δt 转换上升或下降速率 Δ V/Δ Δv t 在数据表中定义

Guru**** 651640 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1205156/sn74ahc1g08-input-transition-rise-or-fall-rate-t-v-define-in-datasheet

器件型号:SN74AHC1G08

我对"Δt Δv 或下降速率 Δ V/Δ t "的规范感到困惑。  根据规范、最大值为100ns/V (Vcc=3.3V)。 这是否意味着输入信号的上升时间或下降时间必须小于 100ns/(2.1V-0.9V)=  83.3ns

根据我过去的经验、我一直担心上升或下降时间过短、这会导致无法正确识别波形、或者由于能量级别更高而导致波形中出现过冲/下冲。 那么、TI 为什么  在该规格中将上升或下降时间定义为小于83.3ns? 如果不满足此要求、会产生什么后果?

谢谢

此致

阿尔伯特

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    缓慢的边沿会导致功耗和损坏增加;请参阅 [FAQ]慢速或浮点输入对 CMOS 器件有何影响?

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    感谢您的回复、 如果将输入拉高至与逻辑 IC VCC 相同的电源轨、因为上电或断电期间 VCC 电源轨的上升和下降时间在毫秒级范围内、 因此很难满足输入转换上升/下降速率的 Ns 要求。 因此、每次打开或关闭逻辑 IC 电源时、输入转换上升/下降速率都会失败。 但是、一旦电源接通、输入的上升/下降时间就在规格范围内。 是否需要担心在上电和断电期间输入转换上升/下降速率出现故障的逻辑 IC?

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    开关阈值随 VCC 而变化、因此您无需关心上电/断电。 (但低于2V 的额定最小电源电压、则无法保证正常运行。)