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[参考译文] SN74LV4046A:PC2_OUT 和 PCP_OUT 的输出

Guru**** 1081280 points
Other Parts Discussed in Thread: CD4046B, CD74HC4046A, SN74LV4046A
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1298848/sn74lv4046a-output-of-pc2_out-and-pcp_out

器件型号:SN74LV4046A
主题中讨论的其他器件: CD4046BCD74HC4046A

大家好、

我对 PC2_OUT 和 PCP_OUT 的输出有疑问。
附件为来自客户系统的波形(仅 PC2_OUT)。
我认为 T0到 T1和 T1到 T2的输出是正确的、但我认为 T2到 T3的输出是不正确的。
在这里、我认为 PC2_OUT 应该为"高阻抗"、PCP_OUT 应该为"高电平"、因为 SIG_IN 和 COMP_IN 处于同一相位。
但是、这些输出会保持预状态(PC2_OUT 为高电平、PCP_OUT 为低电平)。

你认为是什么原因吗?

我对 PC2_OUT 和 PCP_OUT 输出的理解如下。
如果这种理解是错误的、请告诉我。


-该引脚是三态输出。
-在 SIG_IN 较高的频率将导致输出被驱动为"高"。
-在 COMP_IN 较高的频率会导致输出被驱动为"低"。
-在这两种状态之间,输出将处于"高阻抗"。


-该引脚是两态输出。
-当 SIG_IN 和 COMP_IN 的其中一个频率较高时,将导致输出驱动为"低电平"。
-在其他情况下,它会导致输出被驱动为"高"。

此致、

e2e.ti.com/.../SN74LV4046A_5F00_SIGIN_5F00_COMPIN_5F00_PC2OUT.pdf

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    您好、Atshi:  

    相位比较器2是正边沿触发的触发器、从数据表第7.3节来看"该电路可用作加-减计数器、其中 SIG_IN 引起上计数、COMP_IN 引起下计数"。 在本例中、我认为 T2和 T3之间的输出是合理的、因为输出处于"高电平"状态、在 COMP_IN 上看到一个正边沿导致向下计数至高阻抗状态、 但随后在 SIG_IN 上看到另一个高电平转换、这将导致其再次递增回高电平状态。 由于这些边沿之间的宽度仅为10ns 、因此可能无法在输出上看到这一点、因为它远小于输出转换时间和传播延迟。  在 t1'和 t2'之间输出出现短暂转换的原因 很可能是、高阻 态->低电平转换快于高阻态->高阻态转换、这得到数据表上的规格确认:

    SN74LV404A 与 CD4046B 引脚对引脚兼容、因此相位比较器和 PCP_OUT 行为应该相似。 看起来 CD4046B 的数据表中有一个更好的图表、其中显示了 相位比较器电路的细节:

    PCP_OUT 的逻辑与相位比较器1类似、充当 XOR 门、但当 SIG_IN 和 COMP_IN 异相时、它被拉低。 请注意、 PC2_out 和 PCP_OUT 取决于输入边沿的对齐情况、而不一定取决于输入边沿的频率。 请告诉我这是否解答了您的问题。  

    此致、  

    康纳  

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    您好!

    感谢您的答复。
    以下文章指出、首次回复时、此器件设计与 CD74HC4046A 相同。
    CD74HC4046A 和 CD4046B 有不同的原理图。
    哪些信息是正确的?

    SN74LV4046A:SN74LV4046A -逻辑论坛-逻辑- TI E2E 支持论坛

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    您好、Atshi:  

    抱歉混淆了、SN74LV4046A 相位比较器2实际上与 CD74HC4046A 更相似、因为 它们都由 2个 D 触发器组成。

    我认为这两个原理图具有相同的行为、但 实现方式可能会略有不同。 在任何一种情况下、SIG_IN 上的上升沿都将使输出状态递增(即低电平->高阻态或高阻态->高电平)、COMP_IN 上的上升沿将使输出状态递减(即高电平->高阻态或高阻态->低电平)。 如果您有任何其他问题、  

    此致、  

    康纳  

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    Connor-San、您好!

    感谢您的答复。

    我还有一个问题。

    首先、如果 SIG_IN 和 COMP_IN 的频率相同、则将处于锁定状态、PC2_OUT 的输出应为 Hi-Z。

    然而、即使这些频率在 t2和 t3之间是相同的、它们并没有被锁定。

    是否存在锁定的任何条件?

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    您好、Atshi:  

    是的、如果 SIG_IN 和 COMP_IN 同相、那么 PLL 最终应该锁定、PC2_OUT 应该为高阻态、假设您将它作为闭环 PLL 运行并将 PC2_OUT 反馈到 VCO_IN 中。 确切锁定时间将取决于环路滤波器的带宽。  

    在客户系统中、PC2_OUT 是在稳定状态下变化还是始终保持在高电平状态?

    此致、  

    康纳  

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    Connor-San、您好!

    感谢您的答复。

    请参阅我的第一个问题帖子的附件。
    它应该是 T2和 T3之间的 Hi-Z、但它为 High。

    为了了解 PC2_OUT 的行为、我的客户正在通过调整 SIG_IN 和 COMP_IN 的输入时序和频率来进行实验。

    SIGIN 和 COMPIN 的上升沿时序稍作更改(包括顺序)、有时称为 Hi-Z。
    但是、我们不知道原因。

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    尊敬的敦生:

    到了晚上,我就回到了自己的房间。

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    您好、Atshi:  

    很抱歉,我昨天就不在办公室了。 正如我在第一个回复中提到的、在 T2和 T3之间 、 PC2_OUT 在 COMP_IN 上存在上升沿导致 PC2_OUT 向下计数至高阻抗状态时启动为"高"状态、 但 紧接着、  SIG_IN 上有一个上升沿、导致 PC2_OUT 再次递增回至高电平状态。 在这种情况下、仅当输出已以高阻抗状态启动时、输出才会保持高阻抗。 在闭环 PLL 中、这通常意味着 VCO 频率会过冲 SIG_IN 频率并在由于反馈系统(下面随附的示例)而稳定之前振铃。 对于像客户正在使用的类似100kHz 输入、我猜测锁定时间可能是几毫秒甚至可能是几百毫秒、具体取决于环路带宽。  

    但是、听起来客户没有将此器件用作具有反馈的闭环 PLL、而是在两个外部输入上使用相位检测器。 在这种情况下、 输入的初始相位对齐和 PC2_OUT 的起始状态将非常重要、因为输出随着 SIG_IN/COMP_IN 的每个上升沿递增/递减。 因此、PC2_OUT 可能并不总是高阻抗、即使输入的频率相同也是如此。 如果这是客户需要的、他们可以考虑使用相位比较器1、这是一个简单的异或门。  

    此致、  

    康纳  

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    Connor-San、您好!

    您的解释确实有帮助。

    我还有一个问题想问您。

    在什么情况下、COMP_IN 被识别为具有比 SIG_IN 更高(或更低)的频率?

    例如、如果 COMP_IN 的上升沿连续出现两次、则会将其解释为"COMP_IN 的频率高于 SIG_IN"。

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    您好、Atshi:  

    如果使用相位比较器2、则 两个连续的 COMP_IN 上升沿将导致相位比较器2向下计数两次、并将 PC2_OUT 设置为低电平、表示 COMP_IN 频率快于 SIG_IN。 类似地、如果 SIG_IN 相位比较器2上有两个连续的上升沿、则比较器2将向上计数两次、这会将 PC2_OUT 设置为高电平。 但是、如果 COMP_IN 和 SIG_IN 频率相似并且任一输入端没有连续的上升沿、则 PC2_OUT 的状态可能取决于 PC2_OUT 的初始状态、与客户看到的情况类似。

    通常、该器件在闭环中使用、其中 PC2_OUT 将经过低通滤波器、然后反馈到 VCOin、而 VCOout 用作 COMP_IN 的输入、如下图所示。 在这种情况下、如果 COMP_IN (VCO 频率)比 SIG_IN 快、那么 PC2_OUT 将变为低电平、VCO 输入电压将降低、直到 VCO 频率与 SIG_IN 频率相同、也就是器件锁定时的频率。 在该稳态点 PC2_OUT 大部分时间应处于高阻抗状态、但如果 VCO 频率或 SIG_IN 频率略微漂移、它仍然偶尔会变为高电平或低电平、以便对 VCOin 电压进行小幅调整并使 VCO 锁定到 SIG_IN。 在此配置中、检查 COMP_IN 和 SIG_IN 是否相同的一种方法是检查 VCO_IN 的电压、因为一旦频率相同、它应该收敛到一个稳定值。  

    如果无法完全回答您的问题、您能否进一步介绍用例是什么? 我或许能够根据客户想要达到的目标提供更好的建议。  

    此致、  

    康纳