[参考译文] SN74LV4046A：PC2_OUT 和 PCP_OUT 的输出

您好！

感谢您的答复。
以下文章指出、首次回复时、此器件设计与 CD74HC4046A 相同。
CD74HC4046A 和 CD4046B 有不同的原理图。
哪些信息是正确的？

SN74LV4046A：SN74LV4046A -逻辑论坛-逻辑- TI E2E 支持论坛

Connor-San、您好！

感谢您的答复。

我还有一个问题。

首先、如果 SIG_IN 和 COMP_IN 的频率相同、则将处于锁定状态、PC2_OUT 的输出应为 Hi-Z。

然而、即使这些频率在 t2和 t3之间是相同的、它们并没有被锁定。

是否存在锁定的任何条件？

您好、Atshi：  

是的、如果 SIG_IN 和 COMP_IN 同相、那么 PLL 最终应该锁定、PC2_OUT 应该为高阻态、假设您将它作为闭环 PLL 运行并将 PC2_OUT 反馈到 VCO_IN 中。 确切锁定时间将取决于环路滤波器的带宽。  

在客户系统中、PC2_OUT 是在稳定状态下变化还是始终保持在高电平状态？

此致、  

康纳  

Connor-San、您好！

感谢您的答复。

请参阅我的第一个问题帖子的附件。
它应该是 T2和 T3之间的 Hi-Z、但它为 High。

为了了解 PC2_OUT 的行为、我的客户正在通过调整 SIG_IN 和 COMP_IN 的输入时序和频率来进行实验。

SIGIN 和 COMPIN 的上升沿时序稍作更改(包括顺序)、有时称为 Hi-Z。
但是、我们不知道原因。

尊敬的敦生：

到了晚上,我就回到了自己的房间。

您好、Atshi：  

很抱歉,我昨天就不在办公室了。 正如我在第一个回复中提到的、在 T2和 T3之间 、 PC2_OUT 在 COMP_IN 上存在上升沿导致 PC2_OUT 向下计数至高阻抗状态时启动为"高"状态、 但 紧接着、  SIG_IN 上有一个上升沿、导致 PC2_OUT 再次递增回至高电平状态。 在这种情况下、仅当输出已以高阻抗状态启动时、输出才会保持高阻抗。 在闭环 PLL 中、这通常意味着 VCO 频率会过冲 SIG_IN 频率并在由于反馈系统(下面随附的示例)而稳定之前振铃。 对于像客户正在使用的类似100kHz 输入、我猜测锁定时间可能是几毫秒甚至可能是几百毫秒、具体取决于环路带宽。  

但是、听起来客户没有将此器件用作具有反馈的闭环 PLL、而是在两个外部输入上使用相位检测器。 在这种情况下、 输入的初始相位对齐和 PC2_OUT 的起始状态将非常重要、因为输出随着 SIG_IN/COMP_IN 的每个上升沿递增/递减。 因此、PC2_OUT 可能并不总是高阻抗、即使输入的频率相同也是如此。 如果这是客户需要的、他们可以考虑使用相位比较器1、这是一个简单的异或门。  

此致、  

康纳  

Connor-San、您好！

您的解释确实有帮助。

我还有一个问题想问您。

在什么情况下、COMP_IN 被识别为具有比 SIG_IN 更高(或更低)的频率？

例如、如果 COMP_IN 的上升沿连续出现两次、则会将其解释为"COMP_IN 的频率高于 SIG_IN"。