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[参考译文] TPS92682-Q1：TPS92682 SPI 波形问题

admin
Guru**** 2493175 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1493647/tps92682-q1-tps92682-spi-waveform-problem

器件型号：TPS92682-Q1

工具与软件：

您好、专家。

此外、还测量了 TPS92682的 SPI 波形。 TPS92520的波形有所不同。 上升和下降时间相对较长。 我们的配置如下：1个 TPS92682 +3 tps92520、TPS92682的 MISO 上拉电阻为2k、每个部件的 TPS92520上拉电阻为4.7K。 我们尝试移除上拉、但影响会更差。

我们想知道上升沿和下降沿减速的原因、这与 PCB 是否相关？

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    TI__Guru**** 2493175 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Zhang：

    这可能是由 PCB 布线中形成 RC 时间常数的电容造成的。 您可以更改上拉电阻器或将布线更改为彼此类似。

    下面是另一篇文章、它进一步解释了这一点：  
    https://e2e.ti.com/support/power-management-group/power-management---internal/f/power-management---internal-forum/1453797/tps92682-q1-spi-waveform-review/5581779?tisearch=e2e-sitesearch&keymatch=SPI%20wave#5581779



    如果我能进一步帮助您、请告诉我。

    此致！
    Daniel  

  • 0
    TI__Guru**** 2493175 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的答复。

    1.我想问更多的细节。 我应该如何调整上拉电阻器、以及如何考虑最小值；

    2.需要在每个芯片的 MOSI 引脚添加上拉电阻、或者只需在1个芯片上放置上拉电阻；

    3.上拉电阻应该靠近芯片还是靠近 MCU 放置;

    4.在这个阶段、我可能无法调整 PCB 设计、但我想知道未来如何改进 PCB、例如减少过孔、是否有效？  

    抱歉、我无法打开您发送给我的 URL。

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    TI__Guru**** 2493175 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Zhang：

    通过波形我们可以看到、TPS92682 SPI 总线波形的时间常数过大、因此您需要减小 MISO 线路上上上拉电阻器的电阻值(τ= RC)。

    MISO 是一个开漏、因此您有一个连接到 VCC 的上拉电阻器。 时间常数由该电阻器和 PCB 布局的总线电容决定。 由于它是一个开漏器件、因此需要使用 FET 将该电压下拉至逻辑低电平、但该 FET 具有自己的 RDSON、该 RDSON 将作为分压器与前文提到的上拉电阻协同工作。 如果上拉电阻器的阻值相对于 FET 的 RDSON 而言不当、那么逻辑电平将介于高电平和低电平之间、并会导致误差。

    查找可确保通道之间正确通信并确保它不会引起负载的电阻值。 典型电阻值介于5k 和10k 之间。 请确保根据您的要求调整其大小。

    3.我认为只要你"调整"它,以解决我上面提到的现象,这是不重要的。

    4.一般而言、我们希望在布线设计方面、MISO/MOSI 线路配置为差分对。 这意味着它们应该具有相同的长度并彼此相邻布线、以更大限度地减少噪声。 此外、您应尝试避免在时钟附近布线、因为它可能会耦合到您的信号、从而在发送数据时引起问题。 尝试设计线路、使其具有相同的电容、并请尽可能缩短布线。

    下面有一些应用手册对此主题进行了更深入的介绍：

    https://www.ti.com/lit/an/spraar7j/spraar7j.pdf?ts = 1743177082731&ref_url=https%253A%252F%252Fwww.google.com%252F
    https://resources.pcb.cadence.com/blog/2019-tips-for-optimal-high-speed-spi-layout-routing

    此致！
    Daniel