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[参考译文] TPS3431：在超时条件下无法将 WDO 输出保持为逻辑低电平

admin
Guru**** 1554590 points
Other Parts Discussed in Thread: TPS3431
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1161399/tps3431-unable-to-hold-wdo-output-as-logic-low-under-timeout-condition

器件型号：TPS3431

我们要求在超时时时将 WDO 输出逻辑保持为低电平。 由于输出开漏和被上拉、因此会获得时间周期为1.6秒的脉冲 请告诉我们是否有任何方法在超时时时保持 WDO 输出逻辑低电平。

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    TI__Guru**** 1554590 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Aditya、  

    感谢您的提问、我很乐意为您提供帮助。 我只想澄清一下、您想锁存 WDO 的输出、以便 WDO 无限期保持低电平吗？

    Jesse  

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    TI__Guru**** 1554590 points
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    你(们)好，Jesse

    是的、我们希望在超时时锁定 WDO 输出。

    感谢您的快速响应。

    此致、

    Aditya

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    TI__Guru**** 1554590 points
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    您好、Aditya、

    感谢您的澄清。 TPS3431本身不具有锁存功能、但可通过将 EN 引脚保持在低电平并将 ENOUT 连接到 WDO 引脚来仿真它。 在该状态下、不会发生 WDO 脉冲。 这可以通过多种方式实现。 例如使用 GPIO 引脚实现简单解决方案或使用完全外部锁存电路。  

    Jesse  

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    TI__Guru**** 1554590 points
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    你(们)好，Jesse

    感谢您的更新。

    如果我将 EN 引脚保持在低电平、那么 ENOUT 和 WDO 输出将处于三态、最终将通过外部上拉电阻器上拉至高电平。

    请确认我是否将 EN 置为低电平并将 WDO 与 ENOUT 连接、然后超时后 WDO 将保持低电平。

    此致、

    Aditya

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    TI__Guru**** 1554590 points
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    您好、Aditya、

    有关确认信息、请参阅以下数据表片段。

    Jesse