我正在尝试降低 TPS548B27设计的输出电压纹波。
根据数据表、当 VIN = 4.5–5.5V、IOUT = 2.5A、VOUT = 1.03V 且 FSW = 800kHz 时 、电感器应为：
最小值= 1.046uH
Lmax = 2.790 μ H
然而、Webench (R) 电源设计器针对这些相同的输入参数为电感器选择174.398nH。 当 IOUT 仅为2.5A 时、这会导致电感器纹波电流为6A。 这会导致负 ILIM_VALLEY 计算。
目前、我们的设计使用330nH 电感器和366.8uF 的输出电容。 这会导致输出电压纹波过大。
我希望帮助了解我需要更改什么以 减少此电源的输出电压纹波。
此致、
Jeff K
我知道数据表和 Webench 将电感器电流设置为 Iout 的30%。 在我的2.5A 设计中、这会希望电感器纹波电流为750mA。 我不理解的是、为什么 Webench 选择的电感器超出了对电感器纹波电流的建议15-40%？ 数据表公式显示、我的电感器应为1.046 - 2.790 μ H、但 Webench 选择的是174.398nH、相当于电感器纹波电流的 Iout 的65%。 它看起来像是算法中的错误。
Idstep 和 VRIPPLE 问题与数据表有关、分别定义了10A 和50mV。 我在文档中没有看到这些数字的确定位置。 在20A 系统中、我可以看到测试了 Iout 变化50%时的瞬态响应、因此10A 和50mV 可能是 Vout (1V)的百分比或由于 Iout 变化50%而导致的 Vout 变化5%。 如果是这种情况、那么我可以相应地缩放这些数字、以确定 Cout_undershoot 和 Cout_Overshoot 值。
是否有可能消除或减少在开关频率下出现的较大60mVpp 尖峰、或者这是 D-CAP3控制架构的固有伪影？ 我在此设计中使用的是@ 800kHz 的 FCCM。 该电源用于驱动额定电压为1.03V +/- 30mV 的 FPGA、因此电源需要具有低得多的输出电压纹波。 此处同样是1.03V 输出电压的图片、其中显示了800kHz 开关频率下的60mV 尖峰。
