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[参考译文] UCC21225A:启动期间高侧 PWM 丢失

Guru**** 1133870 points
Other Parts Discussed in Thread: UCC21225A, UCC27624, UCC21520
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1327806/ucc21225a-high-side-pwm-is-lost-during-startup

器件型号:UCC21225A
主题中讨论的其他器件: UCC27624UCC21520

您好、

我的客户使用 UCC21225A 作为功能隔离、以消除 DAB 拓扑硬关断时接地反弹的影响。

它们将 OUT 连接到 UCC27624以扩展驱动电流。 它们为高侧 UCC27624使用自举电源。

最近、他们报告了一个问题、即电路板的1/1000报告了机器启动期间高侧波形将丢失的问题。 他们已经将问题定位到了 UCC21225A。  

因为输入 PWM 在 UCC21225A 上没有输出时良好。

由于是自举、我让他们检查 VDDB-VSSB、看看是否会使 UVLO 跳闸。 但电源似乎约为12V 且稳定。

通道1:Q209_GS   

CH2:PRI DAB 超前- PRI DAB 滞后

通道3:VDDB-VSSB     

通道4:Q203_GS

请参阅通道4、高侧 Vgs PWM 丢失。

他们还执行 ABBA 测试、并在器件后发现问题。 但从波形中我们可以看到它可以恢复、因此我认为器件没有损坏。

您能告诉我下一步要检查什么吗?

Br

爱玛

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Emma:

    它们是否有任何显示 VDDA-VSSA 的波形?  

    由于高侧输出 PWM 丢失、因此捕获该通道的 VDD 波形可能很好。

    、他们也进行了 ABBA 测试、并在设备后发现了问题。 但从波形我们可以看到它可以恢复,所以我不认为设备损坏。

    您能否提供有关此 ABBA 测试的更多详细信息?

    期待您的回复!

    此致、

    广木市

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    Hiroki、

    由于高侧输出 PWM 丢失,捕获该通道的 VDD 波形可能是不错的选择。

    不、您可以检查我的原理图、实际上、在此设计中、输出 B 是高侧通道。

    对于 ABBA 测试、  

    他们将可疑器件更改为正常电路板、波形将正常。

     但是将良好的器件更改为可疑电路板、那么波形将出现类似的问题。 但是、波形会在稍后恢复、因此我无法判断是器件损坏了。

    我还计算了它们的延迟时间、它应该在 UVLO 之后大约60us、并与它们的正常波形对齐。

    我还考虑了禁用 PIN 上的噪音、我让客户移除 C529并将禁用 PIN 直接连接到 GND。

    仍然没有任何改进。

    为了仔细检查 VDDB 电源问题、我让客户在 VDDB-VSSB 上使用外部电源、问题消失了。

    但我不知道如何解释它、因为自举电源看起来也 足够稳定。

    Br

    爱玛  

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    尊敬的 Emma:

    明白了、感谢您的澄清。

    如果问题仅出现在特定电路板上、则 UCC21225A 器件似乎不存在该问题。

    客户是否已调查可疑的板、以了解它与良好板有何区别? 如果没有、则下一步可以找到问题的根本原因。  

    此致、

    广木市

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    Hiroki、

    很抱歉,我在 ABBA 描述中发现了错误。

    对于 ABBA 测试、  

    他们将可疑器件改为良好板、并且波形将出现类似问题。 但是、波形会在稍后恢复、因此我无法判断是器件损坏了。

    但是将良好的器件更改为可疑电路板、波形就会很好。

    因此该问题之后出现了 UCC21225A。

    Br

    爱玛

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    今天、我的客户尝试延长引导电容器的预充电时间、这意味着仅发送低侧 FET 驱动信号。  

    最初是10个脉冲、现在扩展到20个脉冲、该问题消失了。 该器件似乎需要更多的延迟时间。

    通道3 VDDB-VSSB

    通道4输出

    但我知道 启动延迟是指从激活驱动器到第一个高侧输出脉冲的时间。 对于 UCC21520、这包括自举电容器达到 UVLO 电平所需的时间、加上 VDD 上电延迟时间(t_(VDD+TO OUT))为50us。  

    延迟最初超过100us。

    我还检查输出引脚到 GND、不明显、difference.it 在电阻器模式下通过万用表进行测试。

    很好

    NG

    VDDB-VSSB

    1.57亿

    1.6m

    VDDA-VSSA

    1.57亿

    1.57亿

    OUTB-VSSB

    1.67亿

    1.75米

    OUTA-VSSA

    1.67亿

    1.75米

    请帮我进一步调试吗?

    Br

    爱玛

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    尊敬的 Emma:

    谢谢您的澄清!

    让我与团队讨论一下、因为这是我们以前从未看到过的东西。  

    我会在明天结束时回复您。

    谢谢!

    此致、

    广木市

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    尊敬的 Emma:

    看到您通过电子邮件继续讨论。

    在此处关闭该主题帖以继续使用电子邮件。

    此致、

    广木市