[参考译文] TPS536C7：多相导通时间重叠

您好！
这确实是环路不稳定(相位裕度差)。 您能否共享配置文件、以及 COUT 和 LOUT。  

此致

瓦萨夫  

您好、Vasav、

总 Cout 为22.03mF。

每个 MOSFET 都具有150nH 的电感器。

所有寄存器的转储如下：

此致、

埃利奥特

尊敬的 Eliot：

TI FUSION GUI 可以直接提供配置文件。 您能分享一下吗？  

此致

瓦萨夫  

您好、Vasav、

遗憾的是、我们不使用 TI FUSION GUI、我们已开发定制驱动程序。
如果您共享一个配置文件示例、我可以尝试根据配置文件的布局调整转储。

此致、

埃利奥特

您好、Vasav、

我们正在使用 FPGA 来驱动 TPS。
我不知道如何制作 FUSION_DIGITAL_POWER_DESIGNER、请阅读我们设计中的 TPS 寄存器。

此致、

埃利奥特

尊敬的 Eliot：

这是使用 TI Fusion GUI 调整控制器的一般做法。 需要使用 GUI 的原因是、对于给定的循环参数、器件在获取代码时容易出错。 因此、TI 建议使用 GUI。 要使用此 GUI、我们需要一个 PMBus 软件狗。 TI 软件狗是 https://www.ti.com/tool/USB-TO-GPIO2 。  

此致

瓦萨夫  

由于不活动而关闭线程。 如果您还有其他问题、可以随时重新打开该主题。  

您好、Vasav、

我们正在尝试导出配置文件、但我们正在使用的 TI FUSION GUI 的文件菜单与您共享的屏幕截图不同：

我们需要做的是"导出到 MFR 脚本"吗?

以下是我们使用的 Fusion Digital Power Designer 版本：

谢谢。

此致、

埃利奥特

请点击"单击以配置设备"、这将打开另一个窗口。 在新窗口中、您将在文件菜单栏的

您好、Vasav、

我们最终使用 Fusion Digital 软件成功地转储 TPS 的所有寄存器。

查找以下文件：

e2e.ti.com/.../TPS536C7-5.0-Address-88-Text_5F00_DPS0001D1.csv

谢谢。

此致、

埃利奥特

您好

Vasav 周一将提供帮助、因为他的基地设在印度

此致

颐和

这是。 文本文件。  

很遗憾、我无法以离线模式加载此文件。 您在.xml 中提供的 CN (项目)  

此致

瓦萨夫  

您好、Vasav、

请在下方找到.xml：

e2e.ti.com/.../TPS536C7-5.0-Address-88-Project-File-2.xml

谢谢。

此致、

埃利奥特

感谢 Eliot、

中看到的交流负载线电压非常低。 请将其升高。 在第一次尝试中、可以选择1。  

此致

瓦萨夫  

您好、Vasav、

我们试图增加 ACLL、但它确实将调节环路稳定到了某个点。
我们发现最佳 ACLL 为1.4375m Ω、但即使在该设置下、我们也仍然观察到一些重叠。
在1.1V 下、没有重叠、但在上方、我们有一些小的重叠(~5ns )、如下图所示：

这种重叠仍然是一个问题吗？
可接受的最大重叠范围是多少？

此外、我们尝试了不同的 ACLL 设置、在1.6V 时为0.5至8m Ω。
我们观察到、我们有一个介于1.3m 至2m Ω 的区域、在该区域内重叠减少了、但重叠增加到了超过2m Ω。
这是预期吗？

在将 ACLL 从0.5更改为8m Ω 的同时、我们尝试通过以下结果来修改其他 COMPENSATION_CONFIG 设置：

• INT_TC：
  • 1us 至16us =>没有改进
• INT_GAIN：
  • 0.5至2 =>没有改进
• AC_GAIN：
  • 0.5 =>在 ACLL 的整个范围内有更好的效果、但最小的重叠量为30ns
  • 1 => ACLL 的最佳结果在1.3m 和2m Ω 之间
  • 1.5和2 =>最坏

我们没有更改斜坡、因为它已经处于最大值。
以上所有测量都是在没有任何负载的情况下完成的。

可以修改 TPS 的其他哪些设置来减少此重叠问题？

此外，我们还想知道这种重叠的后果是什么？
它是否会缩短 MOSFET 的预期寿命？
它会降低产量吗？
它是否会导致故障报警？

谢谢。

此致、

埃利奥特

"我不会骗你的。"  

尊敬的 Eliot：  

您使用12个相位和频率。 为500kHz (Tsw = 2us)。 对于这种情况、理想情况下、如果 ton < TSW/相位数、就不会出现重叠。 => ton< 2us/12 = 167ns。  

这一吨对应于 VOUT = VIN*TON/TSW = 1.002V。  

因此，VOUT >1V 的重叠非常明显。 但是、在配置文件中启用了 DPS。 因此、根据负载、活动相位数可能较低、上述计算会相应地发生变化。  

此致

瓦萨夫  

您好、Vasav、

感谢您的讲解、它对我们有很大帮助。
如果我说对于给定的相位数、有理论上的最大电压输出、这是正确的吗？
下表是否正确？

我们的确将相位数从12个减少了10个而 不是12个、并且我们能够在没有任何重叠的情况下升至2V。
尽管我们不尊重 TON < TSW/相位数，但使用此设置操作 TPS 是安全的吗？

此外、我们希望了解重叠可能导致的问题：
它是否会缩短 MOSFET 的预期寿命？
它会降低产量吗？
它是否会导致故障报警？

谢谢。

此致、

埃利奥特

尊敬的 Eliot：

我的计算刚才提到了 VOUT、相位数及其重叠之间的关系。 但正因如此、即使 TON 重叠在一起、我们也没有任何问题 。 增加相位计数的主要目的是减小功率级中的电流。  

此致

瓦萨夫  

您好、Vasav、
我有点困惑。
在我们之前的讨论中、您曾解释过重叠是由于循环不稳定造成的。
这种循环不稳定需要得到修复、对吧？

我们遇到了 TPS 报告的一些过压故障、重叠问题是否可能是过压故障的根本原因？

谢谢。

此致、

埃利奥特

您好

这是印度假期和 Vasav 将回到你下星期一。

此致

颐和

您好、Vasav、
感谢各位的澄清，我现在明白，重叠的问题不是问题，也不能造成任何不稳定。

此外、您能解释一下、看看我们的 Vout 波形、您是如何注意到一种不稳定性的？
是因为振幅？

谢谢。

此致、

埃利奥特

您好、Vasav、

感谢您的澄清。

在对控制环路进行一些调整后、我们得到以下"稳定"波形(1.6V @ 500A)：

C1：输出电压

C4：12V 输入电压

以下是我们的不同设置：

这些振荡是否可以接受？
如果不是，我们还应该调整哪些参数来消除这种振荡？

谢谢。

此致、

埃利奥特

您好

Vasav 正在旅行、下周回来时会回复您。

此致

颐和