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[参考译文] LM7480-Q1：如何在 EN/UVLO 引脚处于低电平期间使 DGATE 保持有效

admin
Guru**** 1471450 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1362891/lm7480-q1-how-to-keep-dgate-active-during-en-uvlo-pin-is-low

器件型号：LM7480-Q1

我们需要一个常开输出来为我们的电池组充电、还需要一个由 EN/UVLO 引脚控制的输出来为我们的系统供电。 我们计划使用共漏极拓扑；电池组将连接到漏极引脚、但我们需要保持 DGATE 处于导通状态、即使在 EN/UVLO 引脚为低电平时也是如此。 您提到了"如果 V (ENF)< V (EN/UVLO)< V (UVLOF)、则仅 HGATE 被禁用、将负载与电源断开、DGATE 保持开启"。 有没有简单的方法可以将该引脚保持在 V (ENF)和 V (UVLOF)之间？'

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    TI__Guru**** 1471450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Ali、

    欢迎使用 E2E！

    是否计划使用 OV 引脚进行过压断开？ 否则、您可以使用 OV 关闭 HGATE、DGATE 仍将为高电平。

    此致、

    S·迪尔

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    TI__Guru**** 1471450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    大家好、Shiven、我想我们可以使用 OV 引脚。 感谢您的支持。

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    TI__Guru**** 1471450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Ali、

    现在关闭该主题、您可以在此处回复、它将通知我以获得进一步支持。

    此致、

    S·迪尔