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工具与软件:
尊敬的先生:
我从 TI 网站下载了 TPS7A40001.LIB LT Spice 模型。
模型具有实际 IC 所没有的额外"偏置"引脚。 在 PSpice 仿真中、应将偏置引脚连接到什么?
谢谢。 // Leo
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工具与软件:
尊敬的先生:
我从 TI 网站下载了 TPS7A40001.LIB LT Spice 模型。
模型具有实际 IC 所没有的额外"偏置"引脚。 在 PSpice 仿真中、应将偏置引脚连接到什么?
谢谢。 // Leo
您好、Nick。
感谢您的答复。 该模型包含两个部分、TPS7A4001具有额外的"PWPD"引脚(我确认该引脚处于有效状态)。
. EN FB PWPD 中的 SUBCKT TPS7A4001输出 GND
EN FB LDO_BASIC 中的 X1 OUT GND IN
+参数:
+ RINP = 1.000e+7.
+ ROUT = 5.000e-1
+ PSRR = 5.623e-4
+极点= 3.000e+2
+零= 1.000e+4
+ venb = 4.000e-1
+ ehys = 1.000e-1
+ UVLO = 7.000e+0
+ uhys = 1.000e-1
+ Vref = 1.173e+0
+压降= 5.000e-1
+ ILIM = 1.280e-1
+ ttrn = 1.000e-4
R6 PWPD GND 10MEG
. ENDS TPS7A4001
此外、还有一个 LDO_BASIC 模型、其中包含"BIAS"引脚。 它也是有源引脚。
. SUBCKT LDO_BASIC 输出 VGND VIN BIAS ENB FBK
+参数:
+ RINP = 1e07
+ ROUT = 0.1
+ PSRR = 5e-4
+极点= 100
+零= 10e3
+ venb = 1.0
+ ehys = 0.1
+ UVLO = 2.0
+ uhys = 0.1
+ Vref = 1.20
+压降= 0.25
+ ILIM = 0.10
+ ttrn = 1e-4
R00 VIN vxx { RINP }
C00 VIN vxx {1/(6.28*RINP*POLE)}
Ex1 vx1 0值{if (V (enb、VGND)+ V (egd)* ehys > venb、1、0)}
Rx1 Vx1段10
Cx1 egd 0 1n
Ex2 vx2 0值{if (V (BIAS、VGND)+ V (VGD)* uhys > UVLO、1、0)}
RX2 vx2 VGD 10.
CX2 VGD 0 1n
E01 v01 VGND 值{
+ if (v(egd)>0.51&V(VGD)>0.51、{ Vref },0)}
R01 v01 ref{3.333e5*SQRT (ttrn)}
C01 ref VGND{1e-6*SQRT (ttrn)}
E02 v02 0值{
+V(ref)*(abs(v(out )+ 1E-6)/(abs(v(FBK )+ 1E-6)}
R02 v02 DES 10
C02 DES 0 1n
e03 drv 0值{
+ MIN (V (DES)、MAX (V (VIN)-压降、0)}
R03 drv vxx { PSRR*RINRP }
C03 drv vxx {1/(6.28*PSRR*RINP*ZERO )}
E04 vyy 0值{
+min(vxx), V(vzz )+ ILIM*ROUT)}
r04 vyy vzz{ROUT}
F04 VIN vyy V04 1.
V04 vzz 输出0V
. 结束 LDO_basic
请告诉我应该连接到什么。
感谢您的帮助。
//Leo Chang
尊敬的 Leo:
明白了。 我以为您提到的是产品页面上提供的加密模型、但我现在看到论坛上有可用的未加密版本。
PWPD 引脚对电源板或散热焊盘建模、仅通过 R6连接至 GND。 您应该从外部将 PWPD 引脚接地。
R6 PWPD GND 10MEG
LDO_BASIC 子电路的偏置输入并非您需要提供的。 该问题已在调用 LDO_BASIC 子电路的行中进行处理:
EN FB LDO_BASIC 中的 X1 OUT GND IN
这条线路将 IN 网络(第四个输入)作为偏置输入。
此致、
Nick