[参考译文] UCC28951：PSFB 次级和初级上的振铃

Dean、

您是否可以在一个屏幕截图中叠加 ABCDEF 信号、尤其是在不同的节点(IC out、隔离器 out、半桥驱动器 out)上？

我首先从无负载/小负载开始、以确保预期出现波形。  

此致！

宁

嗯、我只有一个双通道示波器、因此我认为您的要求对我而言是很难实现的。  我想我们暂时可以忽略输出 E、F、因为同步 FET 不会在低负载时驱动？  如果我共用主输出和辅助输出(当前隔离)、我可能能够在一个页面上的不同节点上执行每个输出 A、B、C、D (通道1上的 IC OUT 信号对于所有触发器)。  这是否有助于确保波形符合预期？

您目前可以关注 ABCD、但我强烈建议使用4通道示波器来捕获波形。  

嗨、宁、请找到随附的示波器信号。  我已尽我所能尽可能清楚地表明这一点。  我认为所有信号都正确无误、但如果您能够仔细观察、我将不胜感激。  抱歉、目前我无法访问4通道示波器。

e2e.ti.com/.../JQ102_2D00_ScopeSignals20240626.pdf

Dean、

控制信号时序看起来不错、但您需要仔细检查占空比是否符合预期。

实际栅极信号与 IC 信号完全不同、如下所示。 您是否期待超过200纳秒的延迟？ SR 端呢？ 我建议检查栅极节点处所有 ABCDEF 的时序、看看是否存在任何问题。

此外、周期中间的栅极电压振铃肯定来自其他方面。 IC 信号相当干净。 您需要检查从 IC 到 FET 栅极的信号路径以隔离电源。

此致！

宁

嗨、Ning、
感谢您的帮助。

(关于200nS 延迟)。  从 IC 信号到栅极、我们有12V 到5V 电阻分压器、ISO7240CF 隔离器、然后是 UCC27714栅极驱动器。
通过电阻分压器和 ISO7240测量延迟：

约为65nS。  我通过将 R28、R36电阻分压器从15K-10K 降至1K5-1K0、在这一点上有所改进。

从65ns 到45nS。  根据  ISO7240CF 数据表、这与预期相符：

关于周期中间的栅极电压振铃：

从 UCC27714栅极驱动器引脚1到 MOSFET 栅极、我们得到：

约96nS。  根据数据表它的90-125 电流范围、

96nS + 46nS = 142nS、因此它在球场上。  这是否需要改进？  我相信我  从 TI 应用手册中找到了 ISO7240CF 隔离器 UCC27714栅极驱动器解决方案。

与栅极电压振铃有关。  我认为这不是从 IC 到 FET 栅极的信号路径、而是从高侧 FET 源极上的信号路径镜像。  直至我添加了所有 RC 缓冲器后情况会更糟、这只是我的原始问题的一部分(为什么应用手册中没有显示对我的电路中所有缓冲器的需求)。
这是没有缓冲器的高侧 FET Q2 Ch1-S、Ch2-G、更糟糕的是。

它与对侧高侧 FET 的关断保持一致。

Ch1 Q1S Ch2 Q2-G.

---

SR 侧不进行开关、这是非常轻的负载1A、因此不需要在这些轻负载下进行任何开关、因为 CS 低于 DCM 阈值。

感谢您的帮助。  我对该电路上的所有噪声感到非常沮丧、真正 需要帮助以 进一步推进。

我赞同你的沮丧、我希望这是一个简单的问题、我们可以通过几次线程交换来解决。  

延迟可能与您的计算值匹配、但您还可以注意到、导通和关断速度不快。 这可能是由于存在所有寄生现象、导致您的电阻分压器充当低通滤波器。 我们尚未审查您的布局、因此我们不知道不同节点之间是否存在任何耦合导致振铃的情况。

此时、我建议与专家进行现场讨论、以分析您的设计。 此外、使用2个探针实际上只会限制您在这里的效率。 请要求您的公司赞助正确的设备。  

谢谢

嗨、Ning、

对不起,我不想暗示我对您的支持感到沮丧,只是一般的设计。

在您说"导通和关断速度不快"的地方、您指的是栅极上的信号：

如上面的 CH2蓝色信号。
 如果您指的是具有缓慢上升/下降时间的栅极信号、当前有一个3R0栅极电阻器 R5、R6、R10、R11、我可能会研究如何降低它？

如果我们对论坛的建议不满意、与专家进行现场讨论或许会有所帮助。  我们如何进行设置？

我正在研究使用4通道示波器、但可能需要一些时间来解决这个问题。

谢谢！
此致、

Dean。

Dean、

了解。 我知道你并不是对我们的支持感到沮丧。

是的、您将向您展示我提到的正确波形。 下降时间已经等于死区时间。 您需要尽可能缩短上升/下降时间、以便提高效率。

我不知道您为什么必须使用分压器来驱动 FET。 根据数据表、FET Vgs 的额定值为20V。 UCC27714输出范围为10V 至18V。 您可以应用直接驱动。

另一项建议是、您可以添加 RDR 电路(针对每个 FET)来抑制振铃、同时保持快速上升/下降时间。 您可以根据测量结果对该值进行微调。 通常、R1为几欧姆、R2略小于 R1。 R3可以是千欧。

请先联系 TI 销售团队、设置合适的支持渠道。 如果您没有指定联系人、您可以将电子邮件留在此处、我们将尽力为您提供支持。

宁

嗨、Ning、

感谢您的答复。
我想您会误解我的电路图、我不使用分压器驱动 FET。  我提到的分压器位于 UCC28951 (在隔离式次级侧以12VDC 运行)和  ISO7240CF 隔离器(在5VDC 上运行)之间。

FET 由 UCC27714D 通过3R0栅极电阻器和10K 下拉电阻器驱动。

所以,如果它很慢,我不明白为什么,我会在早上调查更多。
仅供参考、下面是我的原理图、应该已经包含在我的原始帖子中。
e2e.ti.com/.../JQ102A_2B00_Mods_2D00_SchDoc1.pdf

我的电子邮件是 dean@designelectronics.com.au

我想我没有指定联系人、原型器件是通过 Digikey 购买的。

谢谢！
Dean。  

感谢您的澄清。  

至 HB 驱动器输入(CH2)的隔离器输出波形相当干净。  

从 HB 驱动器的输入到 Vgs、差异较大。  

建议您关注下面的电路。  Ciss 为15nF、R5为3 Ω。 单独的时间常数为45ns。 您可能希望降低 R5。

噪声可能是一个单独的问题、最好至少使用4个探针来对其进行调试。

宁  

嗨、Ning、
感谢您的答复。  我确实按照建议将栅极电阻器更改为1欧姆、但没有太大影响。
今天、我查看了 UCC27714的所有相关内容、并且我认为所有行为都符合预期。
如果仔细查看下面的信号：

CH1是 UCC27714D -引脚1输入。  通道2是 UCC27714D 引脚12 -高侧 FET 栅极输出。
它看起来很慢的下降时间对吧？  但实际上、UCC27714D 信号不会切换到接地来关闭高侧 MOSFET、只需要将 MOSFET VGS 切换到零伏(见下文)。

它将 HO 切换到 HS、而不是 接地电压。
因此我认为高侧 MOSFET 实际上会在 UCC27714D 输入变为低电平后的100ns 内关闭。  您可以看到上面蓝色迹线中的小阶跃。  100ns 实际上是传播延迟 UCC27714D tPDHL 的规格。

因此、虽然栅极波形的负边沿在这个视图中看起来很慢、但我认为实际上并不糟糕。
如果是、那么这里驱动变压器的差分信号将不正确。

除非您想让我尝试更多操作、您能否  建议我们是否可以按照您之前的建议、与专家进行现场讨论、以便分析我的设计？

谢谢！
此致、

Dean。

Dean、

让我们通过电子邮件进行沟通。

此致！

宁

尊敬的 Mike：

感谢您仔细阅读我的问题。

是的、我之前/现在担心轻负载条件下 SR FET 上的振铃、该振铃随着负载增加而增加、并导致 RCD 电阻器过热。

这是在没有 RC 缓冲器和没有 RCD 缓冲器的情况下在 SR FET 上看到的振铃。

CH1–Q7D-S、Ch2–Q8D-S  Vout 为47.7V @ 4A、Vin 为60V。

因此、根据您的建议(1)、我直接在 SR 的 Q7和 Q8上添加了 RC 缓冲器。 经过大量试错后、我得到了5nF + 0R39。

仍然明显振铃、但振幅和频率大幅降低。 这是典型的还是可接受的？  这是我能得到的最好的结果。
请记住、我仅在非常轻的4A 负载下进行测试、因此甚至远低于最大负载30%的 DCM 阈值。  SR 尚未进行开关、它仅使用 FET 的体二极管。  我希望达到大约90A 的最大负载。

然后我尝试了你的建议(2)刚果民盟缓冲器。

首先使用…Ω 中的公式计算出的电阻

R8 = VDSmax * 0.8 - VD6 - VoutX2/IL1最大值。

IPW60R041P6的 Vds 最大值为600V IoutMax IL1Max 为90A。

600V * 0.8–0.8V–48V * 2/90A

480V–0.8V–96V/90A

383.4V/90A = 4.26 Ω。

我在此配置下(不使用5nF + 0R39 RC 缓冲器)尝试了 R8=5R6：

这似乎没有任何影响、我计算的内容是否正确？

我还尝试了原始缓冲器配置：

电阻器 R2+R3 1K2 3W 会发烫：

因此、它在减少振铃方面是有效的、但 R3变得不可接受的高温、并且效率大幅降低。

至于您的建议(3)、正如我在上面提到的、负载目前远低于 DCM 阈值、因此尚未触发 SR FET。

我也在初级侧 FET 上遇到过高电压振铃问题。

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我也在初级侧 FET 上遇到过高电压振铃问题。

CH1–Q3 D-S.  CH2 Q4-D-S

我发现在靠近 FET 的电压轨上添加额外的大容量电容可以显著改善这一点。

但我得到的是滞后侧的双开关。  我使用 UCC27714D 高-低侧 FET 驱动器检查了那一侧的一切、但一切看起来都正常。  您能否说明导致蓝色迹线上双重开关的原因？

我在全部四个初级 FET 上添加了 R-C 缓冲器。 低侧 FET 上为1R0-10nF、高侧 FET 上为5nf 6R0。

有些改进、但在后端(蓝色通道)上的双开关仍然明显。

我还注意到、随着4A 输出电流从47.8V 降至46V 的轻负载、输出电压刚刚开始下降。  这是使用60V 输入时的情况、这也让我感到担忧、因为我基于的 webench 电路的输入电压低至55V。

到目前为止、这就是我所处的位置。  除非您有更多的建议/意见、否则我现在打算使用更高的输入电压和输出电流进行测试。  (需要从工作台 PSU 更换为电池)的应用。

非常感谢您所能提供的任何帮助。

谢谢！

Dean。

您好！

我们已收到您的请求、并且正在审核中。

此致、

您好！

请查看我的以下评论。

是的、我之前/现在担心轻负载条件下 SR FET 上的振铃、该振铃随着负载增加而增加、并导致 RCD 电阻器过热。

这是在没有 RC 缓冲器和没有 RCD 缓冲器的情况下在 SR FET 上看到的振铃。

CH1–Q7D-S、Ch2–Q8D-S  Vout 为47.7V @ 4A、Vin 为60V。

因此、根据您的建议(1)、我直接在 SR 的 Q7和 Q8上添加了 RC 缓冲器。 经过大量试错后、我得到了5nF + 0R39。

>此波形看起来您添加了过多的电容。  这会减慢振铃频率(fr)。   

> fr = 1/(2*3.14*(L*C)^0.5)

>第一波的高频振铃中的 L 很可能是变压器漏电感+ 10 nH/in 布线电感。

>您对 C 的 fr 方程求解

设置缓冲器时、您首先设置缓冲器电阻(Rs)以抑制振铃。  您在以下公式中将 Q 设置为1、求解 C

> Rs =(1/Q)*(L/C)^0.5  

>在为缓冲器设置 R 后,您可以设置缓冲器 C (Cs )。

> Cs=(00.2/FSW)*1/(3*R)

仍然明显振铃、但振幅和频率大幅降低。 这是典型的还是可接受的？  这是我能得到的最好的结果。
请记住、我仅在非常轻的4A 负载下进行测试、因此甚至远低于最大负载30%的 DCM 阈值。  SR 尚未进行开关、它仅使用 FET 的体二极管。  我希望达到大约90A 的最大负载。

>增大 R 应抑制振铃振幅。

>布局布线可能太长。   考虑更改布局并缩短布线长度。

然后我尝试了你的建议(2)刚果民盟缓冲器。

>这是一个 RCD 钳位,只会钳制环的峰值振幅。  它不会抑制振铃频率。

>为了减少钳位电阻器的加热,建议使用更传统的 RCD 钳位。   

首先使用…Ω 中的公式计算出的电阻

R8 = VDSmax * 0.8 - VD6 - VoutX2/IL1最大值。

IPW60R041P6的 Vds 最大值为600V IoutMax IL1Max 为90A。

600V * 0.8–0.8V–48V * 2/90A

480V–0.8V–96V/90A

383.4V/90A = 4.26 Ω。

我在此配置下(不使用5nF + 0R39 RC 缓冲器)尝试了 R8=5R6：

这似乎没有任何影响、我计算的内容是否正确？

>这是一个 RCD 钳位,只会钳制环的峰值振幅。  它不会抑制振铃频率。

我还尝试了原始缓冲器配置：

>这是一个 RCD 钳位,只会钳制环的峰值振幅。  它不会抑制振铃频率。

电阻器 R2+R3 1K2 3W 会发烫：

>发现与输出连接的 R3的 RCD 会变得很热、因为该电阻器会导通很长时间。

>这就是为什么我建议更传统的夹具。  前面提到的线程提供了用于设置该值的计算。  

因此、它在减少振铃方面是有效的、但 R3变得不可接受的高温、并且效率大幅降低。

>发现与输出连接的 R3的 RCD 会变得很热、因为该电阻器会导通很长时间。

>这就是为什么我建议更传统的夹具。  前面提到的线程提供了用于设置该值的计算。  

至于您的建议(3)、正如我在上面提到的、负载目前远低于 DCM 阈值、因此尚未触发 SR FET。

>这是好的。  因此 FET 中不会出现反向电流。  这将在设计中保护它们。

我也在初级侧 FET 上遇到过高电压振铃问题。

CH1–Q3 D-S.  CH2 Q4-D-S

我发现在靠近 FET 的电压轨上添加额外的大容量电容可以显著改善这一点。

>您的设计中的布线长度可能相当长。  应考虑使电路板延迟并缩短布线。  每英寸布线都会增加10nH 电感。

>在 UCC28951数据表的第10节中、有一些可能对您有用的布局建议。

>以下链接将为您带来300W 参考设计、该设计旨在在相移全桥中使用 UCC28950和 UCC28951。  此链接的用户指南中包含原理图、布局和测试数据。  您可能需要研究布局、它可以让您了解如何改进布局和减少设计中的振铃。

https://www.ti.com/lit/ug/sluub02a/sluub02a.pdf

但我得到的是滞后侧的双开关。  我使用 UCC27714D 高-低侧 FET 驱动器检查了那一侧的一切、但一切看起来都正常。  您能否说明导致蓝色迹线上双重开关的原因？

我在全部四个初级 FET 上添加了 R-C 缓冲器。 低侧 FET 上为1R0-10nF、高侧 FET 上为5nf 6R0。

有些改进、但在后端(蓝色通道)上的双开关仍然明显。

>我相信您谈论的是开关节点的谐振铃。  我把 它圈在下面。

>要解决此问题,您只需调整 RDELAB/CD 即可打开 FET 至谷底开关。

>以下链接将为您提供一份应用手册、其中介绍了 UCC28951在相移全桥中的分步设计过程。  此设计提供了有关如何设置导通延迟时序以在轻负载时实现谷底开关的建议。

https://www.ti.com/lit/pdf/slua560

我还注意到、随着4A 输出电流从47.8V 降至46V 的轻负载、输出电压刚刚开始下降。  这是使用60V 输入时的情况、这也让我感到担忧、因为我基于的 webench 电路的输入电压低至55V。

>如果输出下降、则可能会由于 CS 引脚上的噪音而进入过流故障。  可能需要检查这一点。

到目前为止、这就是我所处的位置。  除非您有更多的建议/意见、否则我现在打算使用更高的输入电压和输出电流进行测试。  (需要从工作台 PSU 更换为电池)的应用。

非常感谢您所能提供的任何帮助。