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[参考译文] LP8733：输出延迟序列

admin
Guru**** 1785650 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1380788/lp8733-output-delay-sequence

器件型号：LP8733

工具与软件：

尊敬的团队

如我已附上 AM2431BSDFHIALVR LP87334DRHDR 各自 IC 技术文档的 SS、在使能引脚达到其阈值后、可以观察到降压转换器的第一级需要0ms、第二级需要2ms。 其中、此2ms 序列取决于使能引脚、还是 取决于第一级输出后的 PGOOD？

影响所有4种输出模式顺序的因素有哪些？

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    TI__Guru**** 1785650 points
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    尊敬的 Sreehari：

    第2行和第12行描述了此引脚是由 EN 还是 I2C 控制、看起来基于上述这两行都基于 EN。  

    影响所有4种输出模式顺序的因素有哪些？

    寄存器控制和设置此序列。 任何中断或保护触发(例如过流或任何其他可能适用的触发条件)也可能"影响"序列、而外部元件或寄生效应可能会影响输出波形、但我想您是想问上述有关寄存器的问题。

    谢谢！
    字段中

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    TI__Guru**** 1785650 points
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    感谢您发送编修。

    我们有与每个电源轨连接的外部去耦电容器。 每一个都会在电源轨上产生延迟。 例如、我的怀疑是、如果3V3线路的总外部电容为10uf、这是否会影响其他电源轨的 PG？ 或者、无论使用何种外部电容器、都将严格遵循时序？

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    TI__Guru**** 1785650 points
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    尊敬的 Sreehari：

    如果您在每个电源轨上有相同数量的电容、那么时序将是类似的(考虑到了相应的延迟)。 某些电源轨上的 ESR 更高或电容更大可能会影响输出斜升至目标值的速度方面的序列、不一定会影响初始延迟。

    谢谢！
    字段中

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    TI__Guru**** 1785650 points
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    LP87334DRHDR
    PMIC  
    输入   总能力   输出
    BUCK 0 5V 401.35 μ F 0.85V
    降压稳压器1 5V 195.52uF 3.3V
    LDO 0 3.3V (降压转换器1的 o/p) 67.9uF 1.8V
    LDO 1 3.3V (降压转换器2. 67.9uF 1.8V

    您能否说明电源序列中每个电源轨的确切延迟。

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    TI__Guru**** 1785650 points
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    尊敬的 Sreehari：

    由于今天的假期、我目前不在办公室。 当我返回时、我将查看是否可以找到 EVM、并使用它为您提供一些波形。

    谢谢！
    字段中

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    TI__Guru**** 1785650 points
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    好吧、诚然、

    我什么时候可以预期结果？

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    TI__Guru**** 1785650 points
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    尊敬的 Sreehari：

    如果我能找到 EVM、应该不晚于这个星期一。 如果我找不到、则需要订购、捕获会相应延迟。

    谢谢！
    字段中

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    TI__Guru**** 1785650 points
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    尊敬的 Sreehari：

    字段最近已移至公司中的另一个角色。 我不确定他打算如何为您测量此时序、因为 EVM 具有不同的电容值。 我认为、在这里使用瞬态仿真模型来测试延迟以及您的电容值可能会更好： https://www.ti.com/product/LP8733-Q1#design-tools-simulation 您可以尝试一下吗？

    此致、

    Matt