[参考译文] LM74704-Q1：有关 FET 正常和并联 LM74704-Q1配置(而非二极管或应用)规格的问题

尊敬的 Kazuki：

感谢您的咨询。 我明天会回到你身边。

此致、

Shiven Dhir

尊敬的 Kazuki：

1.是的,FETG 保持高电平,因为它只检测 VA-FETG VC。

2.是的、在这种情况下、VCAP 应大于 VCAP_UVLO。

3.这种情况实际上会发生。 某些控制器可能会触发错误的 FET_SHORT。 我将对此进行检查并恢复。

此致、

Shiven Dhir

尊敬的 Shiven-San：

您能回答以下问题吗？

EC 表的 FET 良好高电平是否包括 RFETGOOD 处的压 降、或者我们是否应在 RFETGOOD 处添加压降以估算实际的 FET 良好引脚输出电压？

另外、我正在等待您有关3的更新。

此致、
Kuramochi 一树

尊敬的 Kazuki：

希望您参考的是此规格。

这适用于 LM74703-Q1、它具有来自 FETG 的推挽输出、不需要任何电阻器。

对于 LM74704-Q1、电压取决于使用的外部电压。

关于#3、是、在期间、FETG 引脚可能不可靠。

此致、

Shiven Dhir

尊敬的 Shiven：

我知道有额定值、但此图表还具有用于 LM74703-Q1的50k Ω 上拉和下拉电阻。
接下来、您能告诉我、LM74703-Q1的推挽输出级配置是哪一种吗？

如果使用左侧 LM74703-Q1、则存在输出电流限制、输出电压应取决于输出电流。
所以、我要问的是 RFET_GOOD。

关于#3、您能否说明 EN=HIGH 开始监控 FETGOOD 和开始监控 FET 正常栅极导通之间的变化信息延迟？
我可以在数据表中找到从 EN=High 到 GATE 导通的延迟、但我找不到这些信息。

此致、
Kuramochi 一树

尊敬的 Kazuki：

它是左侧的。

关于#3、请检查并确认。

此致、

Shiven Dhir

尊敬的 Shiven-San：

我知道 FETGOOD 配置是保留的。

根据以上答案、您是否可以在将 FETGOOD 定义为高电平时提供输出电流值？
正如我所问的、PU/FETGOOD 导致压降取决于输出电流、因此该信息应处于 PD 高额定电压。
FETGOOD 输出电流额定值为1mA、因此在最坏的情况下、压降将为50V……
或者该 PU 电阻的 FETGOOD 高均值电源电压是否是？

同时、我也期待着收到您关于#3的回复。

此致、
Kuramochi 一树

尊敬的 Kazuki：

被称为1mA 的 FETG 电流额定值是流入引脚的电流、用于 LM74704-Q1。  FETG 高电平表示该节点处的电压。

关于#3 FETG 监控、只有 VCAP>VCAP_UVLO 才起作用。 因此、在 EN 从低电平到高电平的转换中、在 VCAP 达到 VCAP_UVLO 之前、电路不会监控 FET 状态。 FETG 短路检测仅在一次实例中发生、即 VCAP 为6.6V 时。 因此、EN 时序不会更改此特性、因为这只会导致 uS 和 VCAP 失配、达到 VCAP_UVLO 将需要几毫秒的时间。

此致、

Shiven Dhir

尊敬的 Shiven：

如果 FETG 高电平表示输出节点处的电压、则电压包括高侧电阻器的压降。

从下面可以看到、高条件的电流流动是红色箭头。

这意味着蓝色标记点电压应为电源电压减去黄色标记电阻(50k 欧姆*红色箭头电流)处的压降。
我想问您在定义 FETG_HIGH 条件时的当前情况。
可以回答我的问题吗？

此致、
Kuramochi 一树

尊敬的 Shlven-San：

我知道 FETG 高压在非负载条件下的额定值。

顺便说一下、我们有其他有关 FET 短路检测的问题。
在前面的讨论中、您提到某些 LM74704-Q1可能会在启动时错误地进行 FET 短路检测。
因此、客户使用 EVM 确认了 FET 短路检测行为。
确认时、他们仅使用一个 EVM (非串联配置)来确认此器件的行为。

其观察到的行为如下所示。

1. 在 EN=LOW 期间、它们会在 LM74704-Q1 EVM 上施加反向电压。 (VIN=12V/Vout=13V)
2. 它们将 EN 切换到高电平。
3. FET GOOD 引脚变为低电平、GATE 引脚变为与 Anode 引脚相同的电压。(我们认为它检测到 Vac 导致的短路事件低于200mV (约为 -1V))
4. 它们将 Vout 电压降至8V。
5. FET 已开启、但 FET GOOD 引脚保持低电平。

我们的预期行为是在反向电压事件释放时具有 FET 良好引脚释放低电平状态。
这是因为我们认为、如果在并联应用的导通期间发生反向电压、FET GOOD 引脚将不可靠。

那么、您能回答以下问题吗？

1. 观察到的行为是否预期到？
2. 启动期间 FET 短路事件是否会使 FET 正常变为低电平？
3. 是否有任何方法可以解决客户应用(并联 LM74704-Q1/使用相同的 EN 信号、输出作为或应用短路)中 FET 短路的缺失检测问题？

此致、
Kuramochi 一树

尊敬的 Kazuki：

您提到施加了反向电压。 但值为(VIN =12 VOUT = 13V)、您是否意味着 VIN =-12V？

看起来您正在 ORing 配置中尝试反向电压保护。

当您在 VIN 为负时为 EN 供电时、FETG 是否从高电平切换到低电平？ 您能否共享波形进行分析？

理想情况下、FETG 要做出任何决策、它需要 VCAP+和 VCAP-上的电压大约为6.6V、而当 VIN 为负时、电荷泵不能变为高电平。

1.我不清楚你的情况,但 FETG 低在 ORing 预期。

2.是的,启动时 FETG 短路会将 FETG 锁存为低电平。

3.无法解决 ORing 中 FET 短路的漏检问题。 它是器件的行为。

此致、

Shiven Dhir

尊敬的 Shiven：

他们的测试用例是 Vin 为12V、Vout 为13V。

在并联 ORing 应用中、他们预测、如果任何一个 LM74704-Q1输入的电压高于其他输入、则可能会发生反向电压。

我们没有波形、而是形成了矩阵、就是在某些 VIN/FETG/EN 引脚状态连接期间 VOUT 引脚上发生的事件。

在 LM74704-Q1的 ORing 配置中、我了解到 FETG 引脚将保持低电平作为锁存、但 LM74701-Q1除外、在该器件中首先执行 FET 短路检测。

但是、客户仍然希望使用 FETGOOD 功能、如果 FETGOOD 在用例中无法正常工作、则可以将器件从 LM74704-Q1更改为其他器件。
是否有任何方法可以使用 FETGOOD 功能、包括添加外部元件或电路？
例如、添加栅极电阻器可能能够避免短路检测漏检。
这是因为、如果所有器件在所有器件上完全导通 FET 之前完成短路检测、就不会发生这种情况。 (我理解此解决方案有一些缺点...)

此致、
Kuramochi 一树

尊敬的 Kazuki：

如果有的话、让我思考一种方法。 我明天会回到你身边。

此致、

Shiven Dhir

尊敬的 Kazuki：

通过监测 VANODE 和 VCATHODE 之间的压降来检测 FET 短路。 在 ORing 期间、这将非常低。 这是器件的行为。  

我们无法避免在 ORing 中检测到短路。

此致、

Shiven Dhir  

尊敬的 Shiven-San：

感谢您的考虑。
我理解。

此致、
Kuramochi 一树