[参考译文] AM4372：连接 ADC3643的 McASP 性能

您好、Ueli、

很抱歉耽误你的时间。

在 ADC364x 数据表的表6.10时序要求中、我只能在"接口时序-并行 DDR CMOS"下看到 Fout = 65MSPS 的时序-该模式在单个 DCLK 周期内每通道使用7个数据引脚来发送14位数据。

它看起来是最快的接口时序-串行 CMOS
数据有效、2线制串行 CMOS：Fout = 30MSPS (每通道2个数据引脚、可在3.5 DCLK 周期内发送14位数据)
数据有效、单线制串行 CMOS：Fout = 15MSPS、DA/B6 = 240Mbps (每通道1个数据引脚、可在7个 DCLK 周期内发送14位)

所有这些模式在 DCLK 的上升沿和下降沿上传输数据。 这不是 McASP 支持的功能。

请参阅图7-3。 时序图：单线串行 CMOS 和图7-4. 时序图：1线制/ 2线制串行 CMOS 都显示数据在时钟的上升沿和下降沿进行传输。

在 ADC3643 EVM 上、数据会路由到支持1.5GSPS LVDS I/O 速率的 Altera Stratix IV FPGA：高达48个高速收发器(速率高达8.5Gbps)、或高达24个收发器(速率高达11.3Gbps)。 这些收发器针对100G 应用和1、067Mbps (533 MHz) DDR3存储器接口进行了优化。

我可以询问 PRU 专家、PRU 是否可以在时钟的上升沿和下降沿锁存数据、但我怀疑最大数据速率将低于达到65MSPS DDR (65MHz)或30MSPS 双线(105MHz？ 计算结果为每样本30MSPS * 3.5 DCLK)

此致、
标记

使用 PRU 位 bang 自定义协议与 ADC 进行通信绝对是可能的。 有关使用 PRU 通过 SPI 连接6个不同 ADC 的示例，请访问 ：https://www.ti.com/tool/TIDA-01555 https://git.ti.com/cgit/apps/tida01555 。 有关 PRU 的主要问题是、1) PRU 是否能够实际执行此用例、2)客户是否对编写该 PRU 代码的开发工作感兴趣？ (可能在组装中)

让我们针对一个特定示例执行一些 napkin 数学运算。 我并不是在浏览上面提到的所有文件，所以我的一些假设可能已经取消。 但这应该足以让客户思考他们的用例。

假设：

10MHz 数据时钟= 100ns
在数据时钟的上升沿和下降沿以及周期的高电平和低电平部分发送的数据是对称的
每个上升沿和下降沿都必须读取4条数据线(即、每50ns 读取一次)。
PRU 正在生成数据时钟、因此 PRU 在开始对数据线进行采样之前、对外部时钟信号进行转换轮询没有延迟
AM335x PRU 内核时钟为200MHz、AM437x PRU 内核时钟可高达225MHz。 我将使用200MHz

数学：

在200MHz 时、每个 PRU 时钟周期花费5ns。 读取1个 PRU GPI 信号需要1个时钟周期、因此读取4个 PRU GPI 信号需要4个时钟周期。 加上一个时钟周期来更新数据时钟 PRU GPO 信号、需要25ns 的时间来读取和读取信号。 这样、每个数据时钟的高电平或低电平可保留5个 PRU 时钟周期、以便执行其他操作、例如将数据传递到另一个 PRU 内核以进行组合并传递到主机内核。 查看 TIDA-01555设计指南、了解 PRU 设计中需要考虑的更多因素、如： https://www.ti.com/lit/pdf/tidudn4