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[参考译文] TMS320C6671:C6671+FPGA SRIO PORT_OK CAN#39;t be 1?

Guru**** 633810 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/972990/tms320c6671-c6671-fpga-srio-port_ok-can-t-be-1

器件型号:TMS320C6671

您好、香榭丽舍

客户在将 c6671连接到 FPGA 时无法初始化 SRIO、PORT_OK 始终为0。  

C6678+FPGA SRIO 可以成功连接。

2. C6671 SRIO 环回正常、FPGA SRIO 环回正常。

3. POR#、RESETFULL#、RESET#被 FPGA 拉高、序列为 RESET->POR#->RESETFULL#。  NMI#、LRESET#、LRESETNMIE#、CORESEL[0:3]、Hout 仅连接到 FPGA、无需配置。

4、配置1x、2.5G、时钟芯片 CDCM61002、DSP 时钟为250MHz、FPGA 时钟为125MHz、但两者均配置为2.5GHz。  

5. FPGA 首先加载代码,然后 DSP 加载代码。

谢谢。
Rgds
闪亮