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[参考译文] TIDEP0025:关于 focloop 处理时间的限制

Guru**** 1086020 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/774613/tidep0025-about-constraint-on-processing-time-of-focloop

器件型号:TIDEP0025

您好!

我将查看 tidu701文档中的图9。

看起来 foocloop 必须在一半的 PWM 周期时间内完成。

例如、如果 PWM 频率为47kHz、则 foocloop 必须在10.5us 内完成。

我的理解是否正确?

如果是、您能告诉我为什么演示必须腾出一半的 PWM 周期的空间吗?

所述的"可用于其他任务"周期是否全部由 EtherCAT 通信处理完成?

此致、

U-SK

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好!

    通常、您希望在 PWM 周期的峰值(或中间)精确时刻捕获反馈数据(相电流和角度/位置反馈)。 这通过您所参考的图表中的垂直虚线显示。

    该反馈数据用于 FOC 闭环算法、以确定将在下一个 PWM 周期中使用的 PWM 值。 因此、您需要完成 FOC 算法并在下一个 PWM 周期开始之前将 PWM 值放入 PWM 影子寄存器中。

    文档中的图是一个夸张的情况、其中 PWM 周期以47kHz 的频率运行、而 ADC 捕获+ FOC 环路在半个周期结束前几乎不会及时完成。 更宽松的情况是20kHz 或32kHz PWM 周期、因此 ADC 采集+ FOC 环路在半个周期内完成剩余时间。 因此、您将拥有该半个周期的一部分和整个另一半周期、以处理 EtherCAT 流量或您希望对处理器进行的任何其他处理。

    Jason Reeder