对于作为从器件的 SPI 端口、在任何模式下、数据表将来自时钟的 Dx 有效延迟参数定义为：
12p + 2.8 min 和20P + 17 max、其中 P 是内部 DSP 时钟的周期。
对于 Dx 有效延迟参数定义、常数项(2.8、17)是否仅取决于温度和芯片变化？ 如果不是、有哪些依赖关系？
对于 Dx 有效延迟 参数定义，"P"项(12P、20P)是否为变化(12 - 20)仅与 SPI 端口有关的内部 DSP 时序的函数？ 是否所有 SPI 配置都存在此变化？ 还是在某些配置中更严格？ 此"P"项是否可以用于 SPI 配置、DSP 配置和/或温度环境？
您好 Eric、
这个时序定义在外部时钟边沿被输入到 DSP 后、Dx (从 DSP 到主器件的 MOSI)何时生效。
在受控模式下、需要多个 SYSCLK 周期来检测传入 CLK 信号的变化(12至20个 CPU 时钟周期、P)。 P = 1/CPU 时钟频率、单位 ns。 例如、当以720MHz 运行部件时、使用 P = 1.39ns
2.8ns 至17ns 的输出延迟是信号从 SPI 模块传播到引脚的附加"模拟"延迟。 它将在整个过程、电压和温度范围内关闭计时-由设计或测试仪在最坏 PVT 转角处进行保证。
TI 提供的所有器件都将在这些时序规格内运行。 不幸的是、我无法告诉您哪个 PVT 转角是最坏情况的原因。
通过调整硅片上的电压和温度、您可能能够重现类似的数字。 但是、您无法从 TI 申请慢速、快速或典型器件来查找最坏情况下的 PVT 转角点。 您将无法确定您的器件是慢速、快速还是典型的器件。
它可能会在这些时序规格中间的某个位置执行。
这是否有帮助？
此致、
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