[参考译文] 66AK2H06：USB 时钟交流耦合要求

Tashiro-san、

您提到了之前的哪些讨论？  您为什么认为需要添加100 Ω 终端？

66AK2H 器件包含多种参考时钟输入类型。  主 PLL 输入具有 LJCB 输入缓冲器。  SERDES 块具有这些 SERDES 块所特有的输入缓冲器。  同样、USB 模块的逻辑也有一个独特的缓冲器。  并非所有 KeyStone II 器件都具有相同类型的 USB 输入时钟缓冲器、因此无需注意交流耦合要求。  我看到 EVM 使用直流耦合电路。  USB 时钟源的信号类型是什么？  假设单端直流电平与 USBCLK 输入缓冲器兼容、则可能需要使用直流耦合。

Tom

您好、Tom、

我的意思是、前面的讨论如下；
https://e2e.ti.com/support/processors/f/791/t/900484

以下是您的意见：
我做了更多的研究。 我发现 USB IP 块与该器件上的其他 SERDES IP 块不同。 如您所见、《KeyStone II 架构串行器/解串器(SerDes)用户指南》(SPRUHO3A)中未提及此内容。 SERDES 参考时钟是要求在参考时钟正确终止之前执行软件驱动程序的时钟。 《KeyStone II 架构通用串行总线3.0 (USB 3.0)用户指南》(SPRUHJ7A)中介绍了 USB-SS 接口。  但是、我找不到任何针对基准时钟输入端接的软件控制的参考。   我知道66AK2H14 器件上的 USB-SS 端口已通过合规性测试。  我希望我们使用客户看到的相同时钟通过测试。  由于它无需外部端接电阻器即可通过合规性测试、并且在添加外部电阻器时基准时钟信号仍然符合 LVDS 信号定义、因此客户可以选择添加外部端接或将其关闭。

驱动器侧数据表如下所示：
https://www.idt.com/jp/ja/document/dst/idt8slvd1208-33i-datasheet

谢谢、此致、
田志郎一郎

Tashiro-san、

我们将需要看到驱动器的单端输出信号。  3.3V LVDS 可能会驱动高于最大输入电平的电压。  您还可以看到、交流耦合对绝对最小电平提出了挑战。  最佳解决 方案可能是继续使用交流耦合并在其中一个时钟输入引脚上添加直流偏置、如图21中的 KeyStone 器件时钟设计指南应用报告(SPRABI4)所示。  如图所示、将0.85V 电源电压之间的分压器连接到 VP 引脚和接地将提供直流偏置、从而使单端时钟信号远离绝对限值。  请注意、还有其他解决此问题的方法、但这是最简单的。

Tom

您好、Tom、

我认为驱动器是 LVDS、接收器是 SerDes/CML。
如果我的理解是正确的、那么图28 (SPRABI4)应该是正确的参考？
下图中的 Vt2 (3.3V)将是0.85V、在我们的情况下、它会增加~0.425V 直流失调电压？


该图仅在一侧应用直流偏置(上拉/下拉)。
这足够了吗？ 我们不需要两者？

谢谢、此致、
田志郎一郎

您好、Tom、

感谢您的解释。 现在、客户了解以下内容。
您是否建议了正确的实施方案？



您能在评论下面更详细地解释一下吗？ 是否有任何选择电阻器值的指南？

>分压器中的电阻值可能更大，即使超过100K 欧姆。

谢谢、此致、
田志郎一郎

Tashiro-san、

使用10K 电阻器的分压器是可以接受的。  但是、一些设计人员希望最大程度地降低消耗的电流。  因此、可以使用具有更高阻值的电阻器来降低此电流消耗。  这也是可以接受的、因为接地输入阻抗非常高(>1M Ω)。

Tom

您好、Tom、

感谢您澄清电阻器值。
客户图中的其他器件可以吗？

在该图中、PU/PD 位于 USBCLKM 信号上、但 UBSCLKM 或 USBCLKP 无关紧要、对吧？

谢谢、此致、
田志郎一郎

您好、Tom、

谢谢！
客户尝试在其电路板上进行以下修改、并确认 USBCLKP 和 USBCLKM 均已正确偏移~0.425V。

很难阅读当前硬件设计指南(sprabv0.pdf)第3节时钟中的配置。
您能否更新说明？

谢谢、此致、
田志郎一郎