与 TDA4VM 类似、TDA4VL 支持多种 PCIe 参考时钟(REFCLK)配置、其中每个 SERDES 参考时钟都可由外部输入或片上 PLL 输出提供。 此外、SOC 可以向驱动的外部器件输出标准100mH 参考时钟。
通过这些配置、系统集成商可以根据通用参考时钟或独立(分布式)参考时钟架构创建 PCIe 互连。
本文介绍了如何在外部对 PCIe REFCLK 进行布线、以及如何在 J721S2XSOMXEVM 电路板上的 TDA4VL 上对其进行测试。
以下说明参考了可从适用于 J721S2的 CPB (通用处理器板)和 SOM (模块上系统)板的"设计文件"部分获得的原理图文件：
TI EVM 所需的硬件更改如下：
1.在通用处理器板上、安装 R3、R4、C1、C2并在原理图文件下移除 R1、R2、R5、R6、使 SOC_SERDES1_REFCLK_P/N 连接到 CON_PCIE1_2L_REFCLK_P/N：
2.在 SOM 板上、移除 R16、R17并安装 R20、R21、R19、R18、以便 PCIe_REFCLK1_OUT_P/N 连接至 SOC_SERDES0_REFCLK_P/N。 R20、R21与 R16、R17的电阻器相同、而 R19、R18为49.9 Ω 电阻器、容差为1%：
3.可选择增加通道数。 删除了 C35、C36、R7、R8、C7、 C8、C9、C10并连接 C32、C33、R9、R10、C13、 下方原理图中的 C14、C16、C16：
对于软件更改：
1.使用 MAIN_PLL2_HSDIV4_CLKOUT 中的100MHz 时钟启用 ACSPCIe 应使 PCIe 正常工作。 在 PSDK Linux 的 board-support/linux-*中将以下补丁应用于 Linux 内核：0001-enable-internal-REFCLK-for-J721S2-PCIe.patch
此致、
大沼市
