[参考译文] 66AK2G12：GPMC_CLK 未正确输出。

你好  Hidekazu

感谢您的查询。

假设这是一个定制电路板、我需要有关实现的更多信息。

在实施电路板 设计之前、客户进行过任何测试。

此致、

斯里尼瓦萨

你好  Hidekazu

供参考、请参考以下内容

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1071334/notice-regarding-processor-sdk-ti-rtos-for-am335x-am437x-omap-l13x-c674x-k2g-devices

此致、

斯里尼瓦萨

尊敬的、Sreenivasa

感谢您的评论。

我重新检查 Pinmux 设置并选择 GPMC_CLK。 GPMC 的其他引脚也为 GPMC 进行设置。
GPMC_CONFIG1_0的 GPMCFCLKDIVIDER 从0更改为3。 附件中显示了 GPMC_CLK 的波形。

e2e.ti.com/.../GPMC_5F00_CLK.pdf

您能从这些波形结果中猜测检查点吗？

此致、
秀和

你好  Hidekazu

谢谢你。

根据当前信息、我不理解连接。 我需要有关连接方式的详细信息。

我们需要了解这些联系。 您可以隔离连接的器件时钟并测量处理器的时钟输出吗？

此致、

斯里尼瓦萨

您好、Sreenivasa

详细的连接配置(电路图)和 FPGA 断开时的 GPMC_CLK 测量结果将在可用时立即披露。

此致、
秀和

你好  Hidekazu

谢谢你。

此致、

斯里尼瓦萨

您好、Sreenivasa

附件是有关 GPMC 的电路图和波形数据。
我删除了 R204并检查了时钟波形、但波形没有变化。

电路图：e2e.ti.com/.../8446.GPMC_5F00_CLK.pdf
时钟波形：e2e.ti.com/.../gpmc_5F00_Circuit.pdf

您能指出这个问题吗？

此致、
秀和

你好  Hidekazu

谢谢你。  

请验证并遵循如下所示的原理图审阅清单

2.7.2外设时钟输出在以下模块的输出时钟上放置了串联电阻器(靠近处理器)：MMC、GPMC、McASP (时钟和帧同步)、SPI 和 QSPI。 应使用 PCB 仿真来确定该电阻器的值。 Ω、使用22k Ω 电阻器作为起始值比较合适。

https://www.ti.com/lit/an/sprac54a/sprac54a.pdf

此致、

斯里尼瓦萨

你好  Hidekazu

我看到一个0R 连接到  66AK2G12ABY100_DSP 的 SPI0_CLK 上。

请查看并遵循检查清单。

此致、

斯里尼瓦萨

您好、Sreenivasa

我已将指示区域中的阻尼电阻器更改为22欧姆、
但这还没有解决这个问题。
附加是 GPMC 时钟的波形。
GPMC_clk (波形)：

是否还有其他需要检查的项目？

此致、
秀和

您好、Sreenivasa

关于波形(随附)、我担心上升时的波形。
它上升到1.5V、然后下降到大约200mV。
这是否为预期行为、而不是缺陷？

此致、
秀和

你好  Hidekazu

谢谢你。

GPMC 时钟是否连接到多个器件？  

您能否请隔离 GPMC_CLK 系列电阻器并测量 波形。

此致、

斯里尼瓦萨

你好  Hidekazu

谢谢你。

user5930181 said:

关于 GPMC_CLK 输出不正确，我们已确认
预期的时钟通过设置 GPMCFCLKDIVIDER 输出。
(但是、需要调节阻尼电阻。)

很高兴听到进度。 可能会由于布局而调整串联电阻器的值。  

user5930181 said:

我们目前正在检查每个 GPMC 信号的时序。

好的。

此致、

斯里尼瓦萨

你好  Hidekazu

您是否能够继续测试？

此致、

斯里尼瓦萨