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器件型号：TMDX654IDKEVM Thread 中讨论的其他器件：AM6548
工具与软件：
您好！
该问题主要针对 AM65x SoC 的 CCMR5设计细节。
我想知道与位于 Cortex-R4中的 CCM-R4相比、AM6548 SoC 中的 CCM-R5模块是否具有类似的行为。 对于 CCM-R4、有如下数字：
(贷记至[0])
其中说明了模块的内部、并显示 CPU1的输出不会被"2周期延迟"延迟。 不过、我没有为 TI 集成的 Cortex-R5 SoC 找到类似的版本、这让我想知道 AM65x 中的 R5内核(启用了锁步功能)是否也不会因比较逻辑而延迟。
目前、我推测它不会被比较逻辑延迟、因为我已经在 R5内核上完成了一个 FFT 基准测试、并且启用了软件锁步。 结果表明、这两种模式具有相同的基准测试结果。 也就是说、两种模式的 FFT 计算延迟完全相同的结果：764us。 此外、我通过检查 SBL 日志已确保锁步模式已经被正确配置。
尽管有测试结果、TRM 并未明确表示在内核配置为锁步模式时将不会有性能回归。 但是、AM65x TRM 的表述确实如下：
>复制 CPU0的所有输出、将延迟两个周期、并与 CPU1的输出进行比较。
对我来说、"CPU0的所有输出均已复制"语句似乎意味着在锁步模式下不会有性能回归、因为复制输出而不是"等待比较完成"。
那么、TI 人们能否判断在启用锁步模式时是否没有性能回归？
谢谢！
