[参考译文] AM623：cpufreq 产生的 DFS 外设影响以及时钟的延迟影响

您好、Blake、

Yaru Zhang 说：

我无法弄清楚 TI-cpufreq 实际发生了哪些变化。

cpufreq 仅允许处理器从 Linux 应用动态调整 A53内核的频率。 cpufreq 将仅控制应用程序内核的时钟、这意味着 A53上运行的应用程序可以控制 A53的运行速度。

在寄存器级别、cpufreq 将改变时钟分频器寄存器值。 例如、如果将 A53速度从800MHz 下调至400MHz、PLL 速度(2400MHz)保持不变、但在馈送到两个 A53内核之前、将其除以6而不是3。

Yaru Zhang 说：

对于 CPU、从 TRM AM62图6-40中、我假设将调用一个新频率、此时 PLL 锁定将存在延迟、并增加了一些裕度。  是否有其他因素起作用？

您能解释一下您的意思吗？ 可以放心地假设写入 PLL 寄存器在 A53实际响应更改之前会有一些延迟。

[报价 userid="62892" url="~/support/processors-group/processors/f/processors-forum/1480503/am623-dfs-peripheral-impact-made-by-cpufreq-and-latency-implications-for-the-clocks‘我们将 CPU 频率从‘2X'更改为 1X'。 是否存在在 Linux 中针对不同外设(AHB、APB、DDR ctlr、SPI、计时器、 等)？ 我将尝试评估当我们更改 CPU 频率时可能在不同模块和/或外设上出现的任何意外后果。  [报价]

我完全不理解这个问题。

我建议您查看 AM62x 时钟树工具： https://dev.ti.com/sysconfig/?product=CLOCKTREE-AM6X&device=AM62x

这适用于 AM62x、因为 AM62L 版本仍在开发中。 此工具将介绍器件的时钟架构。

请注意、PLL8仅由 A53内核使用。

还有其他提供多个时钟的外设(例如 MCASP)、但它们将完全不受 A53速度变化的影响。

Yaru Zhang 说：

如果您希望内核功耗处于最低水平、我假设您可以手动关闭内核？

是的、这可以通过将第二个 A53置于 WFI 状态(等待中断)来实现。

此致、

Anshu