[参考译文] TRF3722EVM：LO 馈通的 I/Q 输入问题

尊敬的 Martin：

您能不能建议什么是 AFG？ 请详细说明您的确切连接。 设置的图片和方框图很有帮助、因为很难遵循您的确切连接。

我同意不应发生这种13dBc 的隔离。 您是否会尝试将 IF 转换为更高的频率并查看隔离的影响？ 另请查看您是否可以降低 IF 频率振幅、以查看隔离下降是否以 dB/dB 的方式。  

－Kang

您好、RJ、

我仍在处理一个方框图、但问题不在于射频输出、而是 LO 输出... 理论上、任何基带都不应进入 LO。。。 根本没有这方面的正向机制。  您参考的第二张图片不是射频输出、而是 LO 输出。  射频输出可满足其要求、并具有抑制边带(即使不是完美的)。  问题是我无法开始调整基带平衡/等、因为存在噪声 LO、因此当您获取完美的90度相位 I/Q 信号时、理论上应该得到单个杂散输出。  但是、即使是这样、我也会看到基带杂散混合到 LO 中、然后再与90度 I/Q 重新混合   这就是我要处理的问题。

你好，Kang，

任意函数发生器、特别是在两个通道上设置为50kHz 的 AFEG1022。  每个通道连接到变压器、中心抽头暴露在偏置电压下、以便轻松设置和调节两者的共模电压。  它们可以锁定到相同的电源、也可以根据我对它们的夹持方式进行独立调节。  变压器的输出连接到 SMA 连接器、以便我可以驱动评估板。  唯一的其他连接是连接到频谱分析仪的 LO_N SMA 连接器和用于控制评估板并为其供电的 USB (或372017板为+5V/3.3V)。

改变我的 IF 的频率在电路板上不是真的可行、但在 AFE 上、我可以将其设置为我想要的任何值、我只需要设置适当的幅度、因为变压器的限制可能会开始以25kHz 的频率回扫、 因此、为了测试更高的频率、我可能需要抓取并连接一些不同的磁性元件(输入需要6V 才能在该频率下获得500mV 的输出电压)。

啊、好的、这是 TRF3722的 LO 输出。  我同意、此输出上不应有 BB 音调。  我尚未使用如此低的 BB 频率测试此输出。  通常 BB 处于几 MHz 左右。  您可以尝试根据 Kang 的建议增加 BB 频率、以查看耦合是否有任何影响。  很难辨别、但射频输出上的谐波似乎太高、这可能意味着端口被过驱动。  您可以尝试关闭信号电平、然后查看输出上的耦合音调是否下降 dB 至 dB。  有一些通过编程实现的偏置控制选项会影响 LO 合成器、但我认为这些选项不会影响 BB 耦合。  我们需要在最后尝试一下  -RJH

我进行了一个简单的测试。  设置如下- 我只使用一个基带输入、而不是使用变压器来平衡基带输入(输出幅度取决于频率)、因为在这种特定情况下、是否驱动两个基带输入无关紧要。  未使用的基带输入端接50欧姆、评估板上其他未使用的输入端接50欧姆。  在验证终端要求时、我确实注意到、终止射频输出会在 LO 杂散幅度中产生10dB 的下降、但 LO 输出仍然处于相当高的水平。  对于下面的测试、射频输出被打开但未终止、因此我可以在射频终止的情况下重复实验。  (这是一个手动过程、遗憾的是不是自动的)。  但是、这可能相关、也可能不相关、这里是另一个数据点。  这会使芯片无用、但如果输出射频调制器完全关闭、LO 杂散会完全消失。  (从射频输出到 LO 电路内部的馈送看起来确实是这样)。  使用端接时、35kHz 下仍有一个确定的峰值、但略低。

函数发生器设置为200mV 峰峰值(经常使用时可能明显欠驱动)、锁定频率和180度偏移。  每个通道驱动相应的 BBB_I_N 或 BB_I_P 输入。  BBB_Q_P/N 输入端接50欧姆。  步长为5kHz 至100KHz、20kHz 步长至200kHz、100kHz 步长至1MHz。

当我终止射频输出时、更新后的图表中的橙色线就是我得到的结果。  它比上一个低~10dB、但仍然足以成为我想的问题。  我只想将其重复到200kHz。

你(们)好

您能否再次检查是否已将基带输入正确设置为0.25V 至0.5V 共模？

是的、基带共模为0.25V、幅值为200mV (因此整个信号摆幅范围为0.15V 至0.35V)

尊敬的 Martin：

我明白了。 我不确定下一步是什么。 必须进行头脑风暴

尊敬的 Martin：

为了验证它是否是由从电源耦合到 LO 输出的调制引起的、我们可以执行以下操作：

增加去耦电容的数量。 通过这种低频耦合、可以将电容增加到100uF 以启动

2.请查看您是否可以使用阻抗更高的射频扼流圈替换50欧姆电阻、以滤除 LO 输出端口的电源调制器。

请尝试一下并告知结果。

－Kang

我会给它一个机会。  不过、我并不是很希望、因为我记得尝试在我版本的电路板(而不是评估板)上的多个电源上添加100uF 电容器和额外旁路、但没有效果。  过去几天我一直很忙，所以请原谅我的拖延，今天或明天应该这样做。

您好 RJ & Kang -

因此、使用评估板进行比较时的 PFD 频率确实不正确、但我返回了在 PCB 上运行 TRF3722的代码、该代码是合理的。  评估板使用的默认频率为2.56MHz、使用该频率时、LO 上的杂散将为-10dBc。  当我将 PFD 频率增加到30.72 (使用评估板上的61.44基准)时、杂散变为-30dBc。  我查看了我的设置和代码、它使用100Mhz 参考时钟进行设置、并且 FPFD 根据请求的分辨率步长进行设置。  在我的情况下、我一直请求1Hz 步长、因此 RDIV = FREF / Stepsize /(2^25)+1、在这种情况下大约为3 (可能是4、具体取决于整数在代码中的舍入位置、在这里并不重要)。  因此、我的 FPFD 为25MHz 或33MHz。  作为评估板的参考、我仅驱动基带的一半、另一端悬空、射频输出为开路(我无法保证应用中的匹配负载)、一个 LO 输出为开路端接。

Kang、我在评估板上的 C42上尝试了100 μ F 电容、但没有任何性能提升。  

如果 LO 泄漏对我们的应用来说甚至很重要、我仍在尝试使用 PCB 进行证明/证明、但事实证明它比我想象的要困难得多。  我将验证 FPFD (通过验证 RDIV)、但我很确定它是3还是4。