主题中讨论的其他器件:AFE7900EVM、
您好!
我们一起测试 AFE7900EVM 电路板和 Xilinx ZCU102、
使用 TI JESD204 IP 参考设计的"ZCU102_AFE79xx_8b10b_10Gbps"文件夹中包含的设计文件。
我们已成功在 TX/RX_LN_DATA_WIDTH = 64模式下测试了 TI-JESD204c-IP、现在我们要将数据宽度更改为32位
以下是我们已经改变了
1.更改 JESD_LINK_PARAMS.Vh 中的通道数据宽度值
`UNDEF RX_LANE_DATA_WIDTH
//`define RX_LANE_DATA_WIDTH 64
`define RX_LANE_DATA_WIDTH 32
`UNDEF TX_LANE_DATA_WIDTH
//`define TX_LANE_DATA_WIDTH 64
`define TX_LANE_DATA_WIDTH 32
2.将 SYS_PLL IP 的输出时钟从 122.88MHz 更改为245.76MHz
3、改变时钟频率和用户数据的宽度
之后,我们试图生成 FPGA bitstrem ,但它停止了"write_bitstream error",如下图所示。
使用32位通道数据宽度时是否错过了任何内容?
我们非常感谢对这个问题的任何评论。
提前感谢您。
-桑乔尔