关于TMS320C6474 中SRIO port和serdes配置问题的请教

hi，在TMS320C6474的SRIO UG中介绍，共有两个port，且serdes的配置如下：

Table 60. SERDES_CFGRXn_CNTL Registers and the Associated Ports
Register                                                            Address                              Offset Associated Port
SERDES_CFGRX0_CNTL                            0100h                                  Port 0
SERDES_CFGRX1_CNTL                            0104h                                  Port 1

可在SRIO的的例程中配置了四个，具体如下：

    hSrio->regs->SERDES_CFG_CNTL[0]   = 0x0;
    hSrio->regs->SERDES_CFG_CNTL[1]   = 0x0;
    hSrio->regs->SERDES_CFG_CNTL[2]   = 0x0;
    hSrio->regs->SERDES_CFG_CNTL[3]   = 0x0;

   在include的头文件cslr_srio.h中关于寄存器的结构体成员中定义也为四个，具体如下：

 volatile Uint32 SERDES_CFGRX_CNTL[4];

也就是说，这个device共有两个port，对应的serdes也有两个，配置也应该是两个，可是为什么例程中却配置了4个，且头文件中也为4个？编译也没问题。

对此有些困惑，请指教。

谢谢！