[参考译文] ADS1298：从 SPI 读取寄存器时出现问题

您好、Luis、

抱歉、我不明白您的意思。

由于 SCLK 由外部源供电、因此 ADS1298没有推荐的 SCLK 频率、而是根据数据模式和正在读取的通道数量、具有可接受的最小和最大 SCLK 频率限制。

RDATAC 模式下的最小 SCLK 速度可计算为 Fdata *(n+1)* 24、其中 n 是通道数。 对于5个速率为8kSPS 的通道、您需要1.152MHz 的最低 SCLK 频率。 运行 SCLK 的速度应该比运行速度快一点、以满足第17页列出的所需时序规格。

对于 RDATA 模式下的最低 SCLK 速度、假设您希望读取每个样本、则在计算最小 SCLK 频率时必须考虑一个额外的字节。 8kSPS 时的最低 SCLK 频率为(RDATA + STATUS + n*24)位* 8e3 = 1.216MHz。 但是、RDATA 允许您按需读取最新的转换、而不必读取每个样本。 如果您的 SPI 事务与下一个采样重叠、则数据不会损坏。

请参阅数据表中的等式7： tSCLK <(TDR–4tCLK)/(NBITS×NCHANNELS + 24)以调整 系统的速度。  

最大 SCLK 速度取决于施加的 DVDD 电压。 对于2.7VDC 至3.6VDC 之间的 DVDD、您可以使用的最快 SCLK 为20MHz (50ns 周期)。 低于2.7V 时、SCLK 被限制在66.6ns 或者大约15MHz 的周期内。