我尝试了以下方法:
1.使用功分器将输入时钟接入CLKin1(FBCLKin)和CLKin0,使用0delay模式,feedback选择FBCLKin。结果是输出时钟可以与输入时钟稳定同步,每一次上电后输出信号与输入信号的相位差是随机的。这是不是意味着feedback模式不能使两块芯片的同步;
2.(数据手册P31-P33)两块芯片都处于SYNC_POL_INV=1状态,等待SYNC PIN高电平后输出时钟。使用同一块FPGA同时发出SYNC信号给两块芯片,结果也不理想。请问图中Distribution Path时钟是芯片PLL2的内部VCO吗?这种方法可行吗?
1.使用功分器将输入时钟接入CLKin1(FBCLKin)和CLKin0,使用0delay模式,feedback选择FBCLKin。结果是输出时钟可以与输入时钟稳定同步,每一次上电后输出信号与输入信号的相位差是随机的。这是不是意味着feedback模式不能使两块芯片的同步;
2.(数据手册P31-P33)两块芯片都处于SYNC_POL_INV=1状态,等待SYNC PIN高电平后输出时钟。使用同一块FPGA同时发出SYNC信号给两块芯片,结果也不理想。请问图中Distribution Path时钟是芯片PLL2的内部VCO吗?这种方法可行吗?